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EEPW首頁 >> 主題列表 >> 現(xiàn)場可編程門陣列(fpga)

現(xiàn)場可編程門陣列(fpga) 文章 進入現(xiàn)場可編程門陣列(fpga)技術(shù)社區(qū)

基于ISE設(shè)計提供低功耗FPGA解決方案

  • 　　從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實現(xiàn)數(shù)字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應商及其客戶關(guān)注的問題。 　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動電子設(shè)備等新興市場之門的關(guān)鍵。 　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說明如何應用計算機輔助設(shè)計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。 　　CMO
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：典型實例-增量式設(shè)計演示

  • 　　6.9 典型實例12：增量式設(shè)計(Incremental Design)演示 　　6.9.1 實例的內(nèi)容及目標 　　1.實例的主要內(nèi)容 　　6.7節(jié)對增量式設(shè)計這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個具體的實例幫助讀者熟悉增量式設(shè)計的操作流程。 　　本實例的源代碼參見隨書光盤Example6.9。此程序為PC機通過串口向SRAM寫入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過串口將其送到PC機。 　　本實例的重點在于設(shè)計過程中是如何應用增量式設(shè)計的，而不是如何實現(xiàn)程序本身的功能。
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：典型實例-ChipScope功能演示

  • 　　6.8 典型實例11：ChipScope功能演示 　　6.8.1 實例的內(nèi)容及目標 　　1.實例的主要內(nèi)容 　　本節(jié)通過一個簡單的計數(shù)器，使用ChipScope的兩種實現(xiàn)流程，基于Xilinx開發(fā)板完成設(shè)計至驗證的完整過程。本實例的工作環(huán)境如下。 　　· 設(shè)計軟件：ISE 7.1i。 　　· 綜合工具：ISE自帶的XST。 　　· 仿真軟件：ModelSim SE 5.8C。 　　· 在線調(diào)試：ChipScope Pro 8.2i。
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧

  • 　　6.7 片上邏輯分析儀(ChipScope Pro)使用技巧 　　在FPGA的調(diào)試階段，傳統(tǒng)的方法在設(shè)計FPGA的PCB板時，保留一定數(shù)量的FPGA管腳作為測試管腳。在調(diào)試的時候?qū)⒁獪y試的信號引到測試管腳，用邏輯分析儀觀察內(nèi)部信號。 　　這種方法存在很多弊端：一是邏輯分析儀價格高昂，每個公司擁有的數(shù)量有限，在研發(fā)期間往往供不應求，影響進度;二是PCB布線后測試腳的數(shù)量就確定了，不能靈活地增加，當測試腳不夠用時會影響測試，測試管腳太多又影響PCB布局布線。 　　ChipScope Pro是ISE下
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：增量式設(shè)計（Incremental Design）技巧

  • 　　6.6 增量式設(shè)計(Incremental Design)技巧 　　本節(jié)將對ISE下增量式設(shè)計做一個全面的介紹。FPGA作為一種現(xiàn)場可編程邏輯器件，其現(xiàn)場可重編程特性能夠提高調(diào)試速度。每次硬件工程師可以很方便地改變設(shè)計，重新進行綜合、實現(xiàn)、布局布線，并對整個設(shè)計重新編程。 　　然而當設(shè)計算法比較復雜時，每一次綜合、實現(xiàn)、布局布線需要花很長的時間。即使僅僅改變設(shè)計中的一點，也會使綜合編譯的時間成倍增加。而且更為麻煩的是如果整個工程的運行頻率很高，對時序的要求也很嚴格，這樣重新布線往往會造成整個時序錯
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：編譯與仿真設(shè)計工程

  • 　　6.5 編譯與仿真設(shè)計工程 　　編寫代碼完成之后，一個很重要的工作就是驗證代碼功能的正確性，這就需要對代碼進行編譯與仿真。編譯主要是為了檢查代碼是否存在語法錯誤，仿真主要為了驗證代碼實現(xiàn)的功能是否正確。 　　編譯和仿真設(shè)計工程在整個設(shè)計中占有很重要的地位。因為代碼功能不正確或代碼的編寫風格不好對后期的設(shè)計會有很大的影響，所以需要花很多時間在設(shè)計工程的仿真上。 　　在這一節(jié)中將通過一個具體的實例來介紹如何對編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進行仿真。 　　1.
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：創(chuàng)建設(shè)計工程

  • 　　6.4 創(chuàng)建設(shè)計工程 　　本節(jié)將重點講述如何在ISE下創(chuàng)建一個新的工程。要完成一個設(shè)計，第一步要做的就是新建一個工程。具體創(chuàng)建一個工程有以下幾個步驟。 　　(1)打開Project Navigator，啟動ISE集成環(huán)境。 　　ISE的啟動請參見6.2節(jié)。 　　(2)選擇“File”/“New Project”菜單項，啟動新建工程對話框。 　　會彈出如圖6.9的對話框。 　　如圖6.9所示，新建工程時需要設(shè)置工程名稱和新建工程的路徑，還要設(shè)置
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：ISE軟件的設(shè)計流程

  • 　　6.3 ISE軟件的設(shè)計流程 　　Xilinx公司的ISE軟件是一套用以開發(fā)Xilinx公司的FPGA&CPLD的集成開發(fā)軟件，它提供給用戶一個從設(shè)計輸入到綜合、布線、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。 　　其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開發(fā)的XST、Synopsys公司開發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測試激勵可以是圖
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：ISE軟件的安裝與啟動

  • 　　6.2 ISE軟件的安裝與啟動 　　6.2.1 ISE軟件的安裝 　　ISE的安裝改變了license管理方式，在安裝后并不需要任何license支持，僅僅是在這安裝過程式中輸入ISE的注冊序列號(Register ID)即可。ISE 7.1i安裝啟動界面如圖6.1所示。 　　   　　圖6.1 ISE 7.1i安裝啟動界面 　　安裝ISE時只需要根據(jù)所選的版本是在PC機或工作站上，然后根據(jù)軟件的提示安裝即可，這里不做詳細敘述，只對安裝的幾個問題進行說明。 　　1.環(huán)境變量
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：ISE軟件簡介

  • 　　ISE軟件簡介 　　Xilinx作為當界上最大的FPGA/CPLD生產(chǎn)商之一，長期以來一直推動著FPGA/CPLD技術(shù)的發(fā)展。其開發(fā)的軟件也不斷升級換代，由早期的Foundation系列逐步發(fā)展到目前的ISE 9.x系列。 　　ISE是集成綜合環(huán)境的縮寫，它是Xillinx FPGA/CPLD的綜合性集成設(shè)計平臺，該平臺集成了設(shè)計、輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分板、芯片下載與配置、功率分析等幾乎所有設(shè)計流程所需工具。 　　ISE系列軟件分為4個系列：WebPACK、BaseX、Fo
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基于京微雅格低功耗FPGA的8b/10b SERDES的接口設(shè)計

  • 　　摘要 　　串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES (串化器/ 解串器)所取代。起初， SERDES 是獨立的ASSP 或ASIC 器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA 器件系列，但多見于高端FPGA芯片中，而且價格昂貴。 　　本方案是以CME最新的低功耗系列FPGA的HR03為平臺，實現(xiàn)8/10b的SerDes接口，包括SERDES收發(fā)單元，通過完全數(shù)字化的方法實現(xiàn)SERDES的CD
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零基礎(chǔ)學FPGA（十一）一步一腳印之基于FIFO的串口發(fā)送機設(shè)計全流程及常見錯誤詳解

  • 　　記得在上幾篇博客中，有幾名網(wǎng)友提出要加進去錯誤分析這一部分，那我們就從今天這篇文章開始加進去我在消化這段代碼的過程中遇到的迷惑，與大家分享。 　　今天要寫的是一段基于FIFO的串口發(fā)送機設(shè)計，之前也寫過串口發(fā)送的電路，這次寫的與上次的有幾分類似。這段代碼也是我看過別人寫過的之后，消化一下再根據(jù)自己的理解寫出來的，下面是我寫這段代碼的全部流程和思路，希望對剛開始接觸的朋友來說有一點點的幫助，也希望有經(jīng)驗的朋友給予寶貴的建議。 　　首先來解釋一下FIFO的含義，F(xiàn)IFO就是First Input Fi
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美高森美發(fā)布領(lǐng)先的FPGA新產(chǎn)品概覽

  • 　　1. 超安全SmartFusion2? SoC FPGA和 IGLOO2? FPGA 　　美高森美的超安全SmartFusion2? SoC FPGA和 IGLOO2? FPGA器件，無論在器件、設(shè)計和系統(tǒng)層次上的安全特性都比其他領(lǐng)先FPGA制造商更先進。新的數(shù)據(jù)安全特性現(xiàn)已成為美高森美主流SmartFusion2 SoC FPGA和 IGLOO2 FPGA器件的一部分，可讓開發(fā)人員充分利用器件本身所具有的同級別器件中的最低功耗,高可靠性和最佳安全技術(shù)，以期構(gòu)建高度差
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FPGA時序約束的6種方法

  • 　　對自己的設(shè)計的實現(xiàn)方式越了解，對自己的設(shè)計的時序要求越了解，對目標器件的資源分布和結(jié)構(gòu)越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設(shè)計的時序約束目標就會越清晰，相應地，設(shè)計的時序收斂過程就會更可控。 　　下文總結(jié)了幾種進行時序約束的方法。按照從易到難的順序排列如下： 　　0.核心頻率約束 　　這是最基本的，所以標號為0. 　　1.核心頻率約束+時序例外約束 　　時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但這還不是最完整的時序約束
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從硬件角度討論FPGA開發(fā)框架

  • 　　FPGA采用了邏輯單元陣列概念，內(nèi)部包括可配置邏輯模塊、輸出輸入模塊和內(nèi)部連線三個部分。每一塊FPGA芯片都是由有限多個帶有可編程連接的預定義源組成來實現(xiàn)一種可重構(gòu)數(shù)字電路。 　　長久以來新型FPGA的功能和性能已經(jīng)為它們贏得系統(tǒng)中的核心位置，成為許多產(chǎn)品的主要數(shù)據(jù)處理引擎。 　　鑒于FPGA在如此多應用中的重要地位，采取正式且注重方法的開發(fā)流程來處理FPGA設(shè)計比以往更加重要。該流程旨在避免開發(fā)周期后期因發(fā)現(xiàn)設(shè)計缺陷而不得不進行費時費錢的設(shè)計修改，而且該缺陷還可能對項目進度計劃、成本和質(zhì)量造成災
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