20nm 文章進(jìn)入20nm技術(shù)社區(qū)

三星使用Cadence統(tǒng)一數(shù)字流程實(shí)現(xiàn)20nm芯片流片

　　Cadence設(shè)計(jì)系統(tǒng)有限公司近日宣布高科技廠商三星電子有限公司使用Cadence統(tǒng)一數(shù)字流程，從RTL到GDSII，成功實(shí)現(xiàn)了20納米測(cè)試芯片的流片。Cadence Encounter工具集成平臺(tái)的流程與方法學(xué)的應(yīng)用，滿足了三星片上系統(tǒng)(SoC)產(chǎn)品對(duì)于高級(jí)20納米工藝技術(shù)的需要。該流程處理了IP集成與驗(yàn)證，以及20納米工藝的復(fù)雜設(shè)計(jì)規(guī)則。　　此次成功表明了三星在高級(jí)工藝節(jié)點(diǎn)上設(shè)計(jì)與生產(chǎn)的領(lǐng)先地位，以及Cadence統(tǒng)一數(shù)字流程拓展到下一個(gè)工藝節(jié)點(diǎn)的實(shí)力。此外，達(dá)到這樣的里程碑表明設(shè)計(jì)鏈的主要方
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三星成功流片全球第一顆20nm工藝試驗(yàn)芯片

　　三星電子日前宣布，已經(jīng)成功實(shí)現(xiàn)了20nm工藝試驗(yàn)芯片的流片，這也是迄今為止業(yè)內(nèi)最先進(jìn)的半導(dǎo)體制造工藝。三星電子此番利用了美國(guó)加州電子設(shè)計(jì)自動(dòng)化企業(yè)Cadence Design Systems提供的一體化數(shù)字流程RTL-to-GDSII。
關(guān)鍵字：三星 20nm Cortex-M0

NVIDIA與IMEC共同研發(fā)先進(jìn)CMOS工藝

　　近日比利時(shí)注明的獨(dú)立微電子研究機(jī)構(gòu)IMEC近日宣布與NVIDIA達(dá)成合作協(xié)議，共同致力于先進(jìn)CMOS工藝的研發(fā)。　　簽署這份為期三年的協(xié)議后，NVIDIA將成為IMEC的InSite核心級(jí)別無工廠合作伙伴，能在第一時(shí)間為自己的下一代產(chǎn)品評(píng)估和選擇先進(jìn)的制造工藝和設(shè)計(jì)技術(shù)，還將攜手研發(fā)3D三柵極晶體管、后20nm工藝光刻應(yīng)用等技術(shù)?！?/li>
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預(yù)計(jì)明年NAND閃存銷售量漲價(jià)跌

　　集邦科技發(fā)布近日?qǐng)?bào)告稱，明年全球閃存芯片銷售額將達(dá)到215億美元，同比上漲16%，但是其平均價(jià)格將同比下降35%。　　集邦科技稱，新款智能機(jī)、平板機(jī)的發(fā)布以及春節(jié)期間的采購(gòu)將緩解明年一季度閃存市場(chǎng)受到的季節(jié)性銷售因素影響。到二季度時(shí)，閃存市場(chǎng)的供需就會(huì)更加平衡，價(jià)格下降幅度不會(huì)太大。　　
關(guān)鍵字： NAND 20nm

法機(jī)構(gòu)將于明年9月啟動(dòng)基于20nm FDSOI的300mm多項(xiàng)目晶片研究計(jì)劃

　　法國(guó)兩家半導(dǎo)體研究機(jī)構(gòu)CEA-Leti和Circuits Multi Projets日前宣布，他們將在一項(xiàng)定于明年9月份啟動(dòng)的300mm多項(xiàng)目晶片研究計(jì)劃中采用基于20nm制程的全耗盡型SOI工藝制作這種芯片。這次多項(xiàng)目晶片研究計(jì)劃是由歐洲一個(gè)專門研究SOI技術(shù)的學(xué)術(shù)團(tuán)體EuroSOI+負(fù)責(zé)參與支持的。　　所謂的多項(xiàng)目芯片(multi-project wafer：MPW)，指的是在同一片晶圓上采用相同的制程制出不同電路設(shè)計(jì)的IC芯片，這樣可以為多家廠商或研究機(jī)構(gòu)的IC設(shè)計(jì)驗(yàn)證節(jié)約成本，非常適用于
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臺(tái)積電宣布已開發(fā)出22/20nm Finfet雙門立體晶體管制程

　　據(jù)electronicsweekly網(wǎng)站報(bào)道，臺(tái)積電公司近日宣稱已經(jīng)開發(fā)出一套采用Finfet雙門立體晶體管技術(shù)制作的高性能22/20nm CMOS制程，并已經(jīng)采用這種制程造出了面積僅0.1平方微米的SRAM單元(內(nèi)含6個(gè)CMOS微晶體管)，據(jù)稱這種制程生產(chǎn)的芯片產(chǎn)品在0.45V工作電壓條件下的信號(hào)噪聲僅為0.09V。　　這種Finfet制程技術(shù)采用了雙外延(dual-epitaxy)和多重硅應(yīng)變(multiple stressors，指應(yīng)用多種應(yīng)力源增強(qiáng)溝道載流子遷移率的技術(shù))技術(shù)，臺(tái)積電宣稱
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Applied Materials宣布開發(fā)出深寬比高達(dá)30：1的化學(xué)氣相淀積技術(shù)

　　Applied Materials公司近日宣布開發(fā)出了一種新的化學(xué)氣相淀積(CVD)技術(shù)，這種技術(shù)能為20nm及更高等級(jí)制程的存儲(chǔ)/邏輯電路用晶體管淀積高質(zhì)量的隔離層結(jié)構(gòu)。據(jù)Applied Materials公司宣稱，這些隔離結(jié)構(gòu)的深寬比可超過30：1，比目前工藝對(duì)隔離結(jié)構(gòu)的要求高出5倍左右。　　這項(xiàng)技術(shù)使用了Applied Materials公司名為Eterna流動(dòng)式化學(xué)氣相沉積系統(tǒng)(Flowable CVD:FCVD)的技術(shù)專利，淀積層材料可以在液體形態(tài)下自由流動(dòng)到需要填充的各種形狀的結(jié)構(gòu)中
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Hynix公司宣稱已開始量產(chǎn)20nm制程級(jí)別64Gb存儲(chǔ)密度NAND閃存

　　南韓內(nèi)存廠商Hynix公司日前宣布已開始量產(chǎn)20nm制程級(jí)別64Gb NAND閃存芯片，這款芯片是在公司位于Cheong-ju的300mm M11工廠生產(chǎn)的。Hynix公司表示，升級(jí)為2xnm制程節(jié)點(diǎn)后，芯片的生產(chǎn)率相比3xnm制程提升了60%，芯片的成本也有所降低，智能手機(jī)，SSD 硬盤等的NAND閃存容量則將大有增長(zhǎng)。 ? 　　Hynix Cheong-ju M11工廠　　Hynix公司稱首款基于2xnm制程的NAND閃存芯片產(chǎn)品將于今年年底上市銷售。Hynix公司雖然不是I
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ARM與臺(tái)積電簽署芯片代工與芯片設(shè)計(jì)技術(shù)合作協(xié)議

　　ARM與其長(zhǎng)期代工合作伙伴臺(tái)積電公司近日宣布雙方已經(jīng)正式簽署了由臺(tái)積電公司使用28/20nm制程技術(shù)為ARM公司代工新款SOC芯片的合作協(xié)議。根據(jù)這份協(xié)議，臺(tái)積電公司將為ARM代工多款專門針對(duì)臺(tái)積電的制程技術(shù)優(yōu)化過的ARM處理器產(chǎn)品，另外，雙方還將合作開發(fā)專門針對(duì)臺(tái)積電的制程技術(shù)優(yōu)化過的處理器核心設(shè)計(jì)技術(shù)，這些技術(shù)將被應(yīng)用到包括無線功能，便攜式計(jì)算，平板電腦產(chǎn)品，高性能計(jì)算等應(yīng)用范圍的產(chǎn)品中去。　　去年，ARM曾經(jīng)與臺(tái)積電的死對(duì)頭GlobalFoundries簽訂了一項(xiàng)合作協(xié)議，不過那份協(xié)議
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挺進(jìn)20nm：臺(tái)積電2011年將開始在Fab12工廠裝用ASML產(chǎn)EUV光刻設(shè)備

　　據(jù)臺(tái)積電公司負(fù)責(zé)技術(shù)研發(fā)的副總裁蔣尚義表示，2011年臺(tái)積電從荷蘭ASML公司訂購(gòu)的極紫外(EUV，波長(zhǎng)13.5nm)光刻設(shè)備將運(yùn)抵廠內(nèi)，這批訂購(gòu)的設(shè)備將為臺(tái)積電公司2013年將公司制程能力升級(jí)到20nm級(jí)別鋪平道路.蔣尚義是在本月24日舉辦的臺(tái)積電技術(shù)論壇會(huì)議上說出這番話的,他同時(shí)還指出EUV光刻技術(shù)要想投入商用還需要更加成熟，另外他還透露這批訂購(gòu)的EUV光刻工具每小時(shí)能刻制100片晶圓。　　臺(tái)積電首批EUV光刻設(shè)備將被安裝在300mm Fab12工廠內(nèi)，而臺(tái)積電未來的研發(fā)重點(diǎn)則將放在2
關(guān)鍵字：臺(tái)積電 20nm 光刻設(shè)備

張忠謀談半導(dǎo)體業(yè) 需要加強(qiáng)合作

　　臺(tái)積電總裁張忠謀認(rèn)為,雖然近期IC業(yè)的形勢(shì)越來越好, 但是產(chǎn)業(yè)還是面臨諸多挑戰(zhàn)。　　在近期舉行的臺(tái)積電技術(shù)會(huì)上張忠謀表示,摩爾定律正在減緩和芯片制造成本越來越高，因此臺(tái)積電將比過去在芯片制造商與代工之間更加加強(qiáng)緊密合作。　　它對(duì)于大家說,此種合作關(guān)系要從芯片設(shè)計(jì)開始, 并相信未來臺(tái)積電會(huì)做得更好。　　它同時(shí)指出，加強(qiáng)合作要依技術(shù)為先。從技術(shù)層面, 那些老的，包括新的代工競(jìng)爭(zhēng)者, 如GlobalFoundries,Samsung及UMC,對(duì)于臺(tái)積電都能構(gòu)成大的威脅。　　非常幸運(yùn), 大部分
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三星/海力士NAND閃存芯片邁向20nm級(jí)工藝

　　繼Intel、美光上個(gè)月宣布投產(chǎn)25nm NAND閃存芯片后，韓國(guó)兩大存儲(chǔ)廠三星和海力士近日也宣布了自家的30nm以下工藝NAND閃存投產(chǎn)計(jì)劃。　　海力士將采用26nm工藝生產(chǎn)容量為64Gb的NAND閃存芯片，這和Intel、美光首批投產(chǎn)的25nm芯片容量一致。而三星則計(jì)劃在今年第二季度投產(chǎn)27nm NAND閃存。　　海力士表示，和30nm工藝相比，新工藝的閃存芯片的產(chǎn)能將翻一番，成本也將大幅度降低。根據(jù)韓國(guó)當(dāng)?shù)孛襟w的報(bào)道，海力士將在今年第三季度開始量產(chǎn) 26nm閃存芯片。在這一點(diǎn)上三星已經(jīng)占
關(guān)鍵字：三星 20nm NAND閃存海力士

東芝20nm級(jí)體硅CMOS工藝獲突破

　　東芝公司今天在美國(guó)馬里蘭州巴爾的摩市舉行的IEDM半導(dǎo)體技術(shù)會(huì)議上宣布，其20nm級(jí)CMOS工藝技術(shù)獲得了重大突破，開啟了使用體硅CMOS工藝制造下一代超大規(guī)模集成電路設(shè)備的大門，成為業(yè)界首個(gè)能夠投入實(shí)際生產(chǎn)的20nm級(jí)CMOS工藝。東芝表示，他們通過對(duì)晶體管溝道的摻雜材料進(jìn)行改善，實(shí)現(xiàn)了這次突破。　　在傳統(tǒng)工藝中，由于電子活動(dòng)性降低，通常認(rèn)為體硅(Bulk)CMOS在20nm級(jí)制程下已經(jīng)很難實(shí)現(xiàn)。但東芝在溝道構(gòu)造中使用了三層材料，解決了這一問題，成功實(shí)現(xiàn)了20nm級(jí)的體硅CMOS。這三層材料
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東芝Sandisk計(jì)劃明年啟用2xnm制程量產(chǎn)閃存芯片

　　據(jù)業(yè)者透露，東芝及其閃存合作伙伴SanDisk計(jì)劃要在明年下半年開始采用20nm級(jí)別制程來量產(chǎn)NAND閃存芯片。另外兩家公司在日本本州四日市(Yokkaichi)合資興建的閃存芯片廠將逐月增大閃存芯片的產(chǎn)能，直至達(dá)到20萬片的產(chǎn)能水平。　　東芝公司最近已經(jīng)開始32nm制程3bpc(每存儲(chǔ)單元3bit數(shù)據(jù))閃存芯片的量產(chǎn)，按原先的計(jì)劃，合資的四日市芯片廠32nm制程芯片的產(chǎn)量應(yīng)在今年底前達(dá)到總產(chǎn)量的50%左右，不過按目前的產(chǎn)能規(guī)劃來看，實(shí)際的量產(chǎn)實(shí)施時(shí)間看來已經(jīng)會(huì)有所拖延。　　另一方面，對(duì)手In
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20nm之后將采取三維層疊技術(shù)

　　在今后的2年～3年內(nèi)，NAND閃存的集成度仍將保持目前的發(fā)展速度。具體來說，到2011年～2012年，通過采用2Xnm的制造工藝與3位/單元～4位/單元的多值技術(shù)，NAND閃存很有可能實(shí)現(xiàn)128Gb的容量。　　但是，如果要實(shí)現(xiàn)超過128Gb的更大容量，恐怕就需要全新的技術(shù)。目前正在量產(chǎn)的NAND閃存通常都使用浮柵結(jié)構(gòu)的存儲(chǔ)單元。許多工程師也認(rèn)為，2011年～2012年將量產(chǎn)的2Xnm工藝及其后的20nm工藝仍可采用現(xiàn)有的浮柵結(jié)構(gòu)的存儲(chǔ)單元。但據(jù)SanDisk公司分析，當(dāng)工藝發(fā)展到20nm以下時(shí)，從
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