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簡(jiǎn)化UART功能的FPGA實(shí)現(xiàn)

  • 1　引　言在ARM＋FPGA系統(tǒng)結(jié)構(gòu)中，實(shí)現(xiàn)基于ARM的嵌入式處理器和FPGA之間通信最簡(jiǎn)單的方法就是通過(guò)異步串行接口EIARS232C?？紤]選用集成有UART(Universal Asynchronous Receiver / TraNSmitter )控制器的嵌入式處理器
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基于FPGA核心的數(shù)字化儀模塊設(shè)計(jì)

  • PXI總線是NI公司在計(jì)算機(jī)外設(shè)總線PCI的基礎(chǔ)上實(shí)現(xiàn)的新一代儀器總線，已經(jīng)成為業(yè)界開(kāi)放式總線的標(biāo)準(zhǔn)，基于PXI總線的數(shù)字化儀模塊是現(xiàn)代測(cè) 試系統(tǒng)中重要的一種數(shù)據(jù)記錄與處理設(shè)備。設(shè)計(jì)一個(gè)雙通道12 bit/250 MHz采樣頻
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基于FPGA的星載計(jì)算機(jī)自檢EDAC電路設(shè)計(jì)

  • 摘要：為了消除空間環(huán)境中單粒子翻轉(zhuǎn)(SEU)的影響,目前星載計(jì)算機(jī)中均對(duì)RAM存儲(chǔ)單元采用檢錯(cuò)糾錯(cuò)(EDAC)設(shè)計(jì)。隨著FPGA在航天領(lǐng)域的廣泛應(yīng)用,FPGA已成為EDAC功能實(shí)現(xiàn)的最佳硬件手段。本文介紹了EDAC的編碼和實(shí)現(xiàn),提出一
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基于FPGA 的UART 擴(kuò)展總線設(shè)計(jì)和應(yīng)用

  • 摘要：現(xiàn)在嵌入式系統(tǒng)的功能越來(lái)越集合化,需要控制大量外設(shè)。外設(shè)模塊普遍采用UART作為通信接口,但是通常處理器都會(huì)自帶一個(gè)UART串口。實(shí)際應(yīng)用中一個(gè)串口往往不夠用,需要對(duì)系統(tǒng)進(jìn)行擴(kuò)展。本文所介紹的就是以FPGA為實(shí)
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基于FPGA的水聲信號(hào)采樣存儲(chǔ)系統(tǒng)設(shè)計(jì)

  • 摘要：為了提高水聲傳感器網(wǎng)絡(luò)通信系統(tǒng)試驗(yàn)和算法研究的效率，水聲傳感器網(wǎng)絡(luò)節(jié)點(diǎn)需要具有水聲通信的原始波形數(shù)據(jù)的記錄功能。本文設(shè)計(jì)了一種水聲信號(hào)采樣存儲(chǔ)系統(tǒng)，實(shí)現(xiàn)了數(shù)據(jù)變速率AD采集、數(shù)據(jù)環(huán)形存儲(chǔ)、數(shù)據(jù)連續(xù)
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基于FPGA的高精度時(shí)差測(cè)量系統(tǒng)設(shè)計(jì)

  • 摘要：在時(shí)差定位(TDOA)技術(shù)中，高精度的時(shí)差測(cè)量是準(zhǔn)確定位的關(guān)鍵。針對(duì)這一需要， 提出一種基于FPGA 的高精度時(shí)差測(cè)量系統(tǒng)的實(shí)現(xiàn)方案。本系統(tǒng)的時(shí)差測(cè)算單元以Altera 公司Cyclone 系列的EP1C3T144 芯片為核心，并提
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基于FPGA的軟件無(wú)線電平臺(tái)設(shè)計(jì)

  • 0 引 言軟件無(wú)線電的出現(xiàn)，是無(wú)線電通信從模擬到數(shù)字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡(jiǎn)單地說(shuō)，軟件無(wú)線電就是一種基于通用硬件平臺(tái)，并通過(guò)軟件可提供多種服務(wù)的、適應(yīng)多種標(biāo)準(zhǔn)的、多頻帶多模式的、可
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基于EDA 技術(shù)（FPGA）的自動(dòng)門(mén)控制系統(tǒng)設(shè)計(jì)

  • 引 言門(mén)和人類(lèi)文明是孿生的，它伴隨著人類(lèi)文明的發(fā)展而躍動(dòng)。21 世紀(jì)的今天，門(mén)更加突出了安全理念，強(qiáng)調(diào)了有效性：有效地防范、通行、疏散，同時(shí)還突出了建筑藝術(shù)的理念，強(qiáng)調(diào)門(mén)與建筑以及周?chē)h(huán)境整體的協(xié)調(diào)、和諧
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Altera通過(guò)早期使用計(jì)劃，讓客戶提前了解面向FPGA的OpenCL效能優(yōu)勢(shì)

  • 　　Altera公司(NASDAQ: ALTR)今天發(fā)布其面向FPGA的OpenCL (開(kāi)放計(jì)算語(yǔ)言)早期使用計(jì)劃(EAP)，支持客戶提前了解Altera面向FPGA的OpenCL解決方案。采用這一開(kāi)放標(biāo)準(zhǔn)，設(shè)計(jì)團(tuán)隊(duì)可以在高級(jí)C語(yǔ)言框架中面向FPGA設(shè)計(jì)他們自己的系統(tǒng)和算法，大大簡(jiǎn)化了FPGA的開(kāi)發(fā)。作為EAP計(jì)劃的一部分，客戶能夠預(yù)先了解Altera的OpenCL解決方案，參加面向FPGA的OpenCL培訓(xùn)課程，獲得相關(guān)資料，觀看其技術(shù)演示。 　　OpenCL是一種開(kāi)放編程標(biāo)準(zhǔn)，能夠跨CPU、GPU和
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基于FPGA嵌入式系統(tǒng)的雷達(dá)信號(hào)模擬器設(shè)計(jì)

  • 摘 要： 結(jié)合FPGA嵌入式系統(tǒng)具有硬件電路高并行度和軟件編程控制簡(jiǎn)單的特點(diǎn)，設(shè)計(jì)了一套基于FPGA嵌入式系統(tǒng)的雷達(dá)信號(hào)模擬器，能夠完成雷達(dá)中頻和視頻信號(hào)、雜波和干擾信號(hào)的模擬，實(shí)現(xiàn)雷達(dá)系統(tǒng)在不具備實(shí)際接收前端
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基于FPGA在彈上信息處理機(jī)中的應(yīng)用

  • 引言信息處理機(jī)(圖1)用于完成導(dǎo)彈上多路遙測(cè)信息的采集、處理、組包發(fā)送。主要功能包括高速1553B總線的數(shù)據(jù)收發(fā) 、422接口設(shè)備的數(shù)據(jù)加載與檢測(cè)、多路數(shù)據(jù)融合和數(shù)據(jù)接收、處理、組包發(fā)送的功能。其中，總線數(shù)據(jù)和其
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基于Spartan-3 FPGA的視頻采集系統(tǒng)設(shè)計(jì)

  • 引言視頻采集的主流實(shí)現(xiàn)方案有兩種：一是基于ASIC，該方案一般采用意法、AMD等公司的專(zhuān)用視頻處理芯片；二是基于DSP，主要采用TI、ADI等公司的DSP信號(hào)處理器。它們作為輔處理器，可在主CPU控制下進(jìn)行視頻信號(hào)的采集壓
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基于CPLD和MAX7000系列的數(shù)據(jù)采集系統(tǒng)簡(jiǎn)介

  • 基于CPLD和MAX7000系列的數(shù)據(jù)采集系統(tǒng)簡(jiǎn)介,CPLD是復(fù)雜的PLD，專(zhuān)指那些集成規(guī)模大于1000門(mén)以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門(mén)電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系
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基于FPGA的通信接口模塊設(shè)計(jì)與實(shí)現(xiàn)

  • 摘要 針對(duì)前端射頻及信號(hào)處理部分與中心機(jī)需要進(jìn)行遠(yuǎn)程通信的需要，設(shè)計(jì)了一款由FPGA實(shí)現(xiàn)的通信接口模塊。該模塊實(shí)現(xiàn)了射頻及信號(hào)處理部分與中心機(jī)的通信，包括中心機(jī)發(fā)給前端受控模塊的控制命令；前端受控模塊發(fā)送給
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基于FPGA的IRIG-B編碼器的設(shè)計(jì)

  • 我國(guó)靶場(chǎng)測(cè)量、工業(yè)控制、電力系統(tǒng)測(cè)量與保護(hù)、計(jì)算、通信、氣象等測(cè)試設(shè)備均采用國(guó)際標(biāo)準(zhǔn)IRIG-B格式的時(shí)間碼(簡(jiǎn)稱B碼)作為時(shí)間同步標(biāo)準(zhǔn)。B碼是一種串行的時(shí)間格式，分為直流碼(DC碼)和交流碼(AC碼)兩種，其格式和碼
  • 關(guān)鍵字： IRIG-B  FPGA  編碼器    
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