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Verilog HDL基礎(chǔ)之:實(shí)例5 交通燈控制器

  • 本實(shí)例通過Verilog HDL語言設(shè)計(jì)一個(gè)簡易的交通等控制器,實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。
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基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案

  • 這里以CAN總線通信接口為例,詳細(xì)論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計(jì)方案。
  • 關(guān)鍵字: 光電隔離  CAN總線轉(zhuǎn)換器  FPGA  

借助MATLAB算法數(shù)學(xué)模型實(shí)現(xiàn)FPGA浮點(diǎn)定點(diǎn)轉(zhuǎn)換

  • 當(dāng)創(chuàng)建一個(gè) DSP 算法的數(shù)學(xué)模型時(shí),MATLAB 是天然之選,且出于硬件考慮,可以無阻礙地使用。將一個(gè)算法轉(zhuǎn)換為在 FPGA 上實(shí)現(xiàn)的定點(diǎn)模型是一個(gè)復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動(dòng)化、加速和可視化功能中大大受益的過程。
  • 關(guān)鍵字: DSP算法  matlab  FPGA  

FPGA最小系統(tǒng)之:實(shí)例1 在Altera的FPGA開發(fā)板上運(yùn)行第一個(gè)FPGA程序

  • 本節(jié)旨在通過給定的工程實(shí)例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計(jì)、編譯及仿真流程。同時(shí)使用基于Altera FPGA的開發(fā)板將該實(shí)例進(jìn)行下載驗(yàn)證,完成工程設(shè)計(jì)的硬件實(shí)現(xiàn),熟悉Altera FPGA開發(fā)板的使用及配置方式。
  • 關(guān)鍵字: Cyclone  Altera  FPGA  QuartusII  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之:硬件系統(tǒng)的調(diào)試方法

  • 隨著FPGA芯片的密度和性能不斷提高,調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時(shí)要遵循一定的原則和技巧,才能減少調(diào)試時(shí)間,避免誤操作損壞電路。
  • 關(guān)鍵字: BGA封裝  ASRAM  FPGA  QuartusII  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之:硬件系統(tǒng)的設(shè)計(jì)技巧

  • FPGA的硬件設(shè)計(jì)不同于DSP和ARM系統(tǒng),比較靈活和自由。只要設(shè)計(jì)好專用管腳的電路,通用I/O的連接可以自己定義。因此,F(xiàn)PGA的電路設(shè)計(jì)中會(huì)有一些特殊的技巧可以參考。
  • 關(guān)鍵字: EP1C6Q240  Altera  EP1C12Q240  FPGA  SDRAM  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之:最小系統(tǒng)電路分析

  • FPGA的管腳主要包括:用戶I/O(User I/O)、配置管腳、電源、時(shí)鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途,所以在設(shè)計(jì)FPGA電路之前,需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊(cè)。
  • 關(guān)鍵字: Cyclone  Altera  Flash  FPGA  CPLD  SDRAM  FPGA最小系統(tǒng)  

基于Xilinx FPGA的嵌入式Linux設(shè)計(jì)流程

  • 結(jié)合FPGA和Linux雙方優(yōu)勢(shì),可以很好地滿足嵌入式系統(tǒng)設(shè)計(jì)需求,量體裁衣,去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
  • 關(guān)鍵字: 操作系統(tǒng)加載  Linux  FPGA  

FPGA跨時(shí)鐘域異步時(shí)鐘設(shè)計(jì)的幾種同步策略

  • 實(shí)際的工程中,純粹單時(shí)鐘系統(tǒng)設(shè)計(jì)的情況很少,特別是設(shè)計(jì)模塊與外圍芯片的通信中,跨時(shí)鐘域的情況經(jīng)常不可避免。如果對(duì)跨時(shí)鐘域帶來的亞穩(wěn)態(tài)、采樣丟失、潛在邏輯錯(cuò)誤等等一系列問題處理不當(dāng),將導(dǎo)致系統(tǒng)無法運(yùn)行。本文總結(jié)出了幾種同步策略來解決跨時(shí)鐘域問題。
  • 關(guān)鍵字: 跨時(shí)鐘域  同步時(shí)序  FPGA  

基于SPI Flash實(shí)現(xiàn)FPGA的復(fù)用配置

  • SPI(Serial Peripheral Interface,串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線,在芯片的引腳上只占用4根線,不僅節(jié)約了芯片的引腳,同時(shí)在PCB的布局上還節(jié)省空間。正是出于這種簡單、易用的特性,現(xiàn)在越來越多的芯片集成了這種通信協(xié)議。
  • 關(guān)鍵字: 復(fù)用編程  SPIFlash  FPGA  

基于FPGA的數(shù)字化變電站計(jì)量儀表研究與設(shè)計(jì)

  • 提出一種基于IEC61850和SoPC的數(shù)字化變電站計(jì)量儀表設(shè)計(jì)方案。在DE2—70開發(fā)板的基礎(chǔ)上,首先依據(jù)IEC61850標(biāo)準(zhǔn)對(duì)數(shù)字化變電站計(jì)量儀表進(jìn)行了總體設(shè)計(jì);其次對(duì)基于FPGA的電量參數(shù)算法進(jìn)行了研究;最后完成了光纖通信電路、快速以太網(wǎng)接口電路、雙軟核SoPC系統(tǒng)等硬件電路的設(shè)計(jì)。基于FPGA的數(shù)字化變電站計(jì)量儀表設(shè)計(jì)方案具有設(shè)計(jì)
  • 關(guān)鍵字: 數(shù)字化變電站  SOPC  FPGA  

利用FPGA的M4K作為移位寄存器的邏輯分析儀設(shè)計(jì)

  • 采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片,QuartusⅡ?yàn)檐浖脚_(tái),用硬件描速語言設(shè)計(jì)了一個(gè)具有變頻采樣時(shí)鐘和16路采樣通道,基于VGA顯示的邏輯分析僅.該設(shè)計(jì)方案利用FPGA內(nèi)部的M4K決作為移位寄存器不斷地進(jìn)行讀進(jìn)數(shù)據(jù)的方式,提高了工作速度、性能穩(wěn)定性以及分析的范圍和質(zhì)量。該邏輯分析儀實(shí)現(xiàn)簡單,價(jià)格低,具有較高的使用價(jià)值。
  • 關(guān)鍵字: 采樣模式  邏輯分析儀  FPGA  

基于FPGA的生物電阻抗成像系統(tǒng)設(shè)計(jì)

  • 根據(jù)電阻抗斷層成像技術(shù)要求,設(shè)計(jì)了以Spartan3E系列XC3S500E FPGA為核心的16電極生物電阻抗成像系統(tǒng),系統(tǒng)嵌入8 bit微處理器PicoBlaze實(shí)現(xiàn)邏輯控制并產(chǎn)生激勵(lì)信號(hào)實(shí)現(xiàn)高速A/D采集及實(shí)現(xiàn)數(shù)字解調(diào),通過RS232將采集數(shù)據(jù)傳輸?shù)絇C機(jī),重建人體內(nèi)部的電阻率分布或其變化圖像。為廣泛應(yīng)用研究電阻抗斷層成像技術(shù)提供一種
  • 關(guān)鍵字: Spartan3E  生物電阻抗成像系統(tǒng)  FPGA  

基于FPGA的VLIW微處理器的設(shè)計(jì)與實(shí)現(xiàn)

  • 超長指令字VLIW微處理器架構(gòu)采用了先進(jìn)的清晰并行指令設(shè)計(jì)。VLIW微處理器的最大優(yōu)點(diǎn)是簡化了處理器的結(jié)構(gòu),刪除了處理器內(nèi)部許多復(fù)雜的控制電路,它能從應(yīng)用程序中提取高度并行的指令數(shù)據(jù),并把這些機(jī)器指
  • 關(guān)鍵字: VLIW微處理器  并行指令控制  FPGA  

FPGA的雙緩沖模式PCI Express總線設(shè)計(jì)

  • 介紹了軟件無線電平臺(tái)中基于FPGA的雙緩沖模式PCI Express(PCIE)總線的設(shè)計(jì)與實(shí)現(xiàn)。設(shè)計(jì)了基于Xilinx Virtex6 FPGA的通用軟件無線電平臺(tái),開發(fā)了基于Linux系統(tǒng)的驅(qū)動(dòng)程序和PCIE硬核的DMA控制器。雙緩沖提高了數(shù)據(jù)傳輸速度,節(jié)約了硬件資源。測(cè)試結(jié)果顯示,該系統(tǒng)工作穩(wěn)定可靠,讀寫速度可達(dá)402 MB/s。
  • 關(guān)鍵字: PCIExpress總線  雙緩沖模式  FPGA  
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