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利用FPGA實(shí)現(xiàn)的FFT變換設(shè)計(jì)

　　隨著集成電路的飛速發(fā)展，在圖像處理，通信和多媒體等很多領(lǐng)域中，數(shù)字信號(hào)處理技術(shù)已經(jīng)被廣泛應(yīng)用。快速傅立葉變換(FFT)算法的提出，使得數(shù)字信號(hào)處理的運(yùn)算時(shí)間上面縮短了好幾個(gè)數(shù)量級(jí)。因此對(duì)FFT算法及其實(shí)現(xiàn)方法的研究具有很強(qiáng)的理論和現(xiàn)實(shí)意義。　　1 FFT算法及其實(shí)現(xiàn)方法　　現(xiàn)場(chǎng)可編程門陣列FPGA是一種可編程使用的信號(hào)處理器件，其運(yùn)算速度高，內(nèi)置高速乘法器可實(shí)現(xiàn)復(fù)雜累加乘法運(yùn)算;同時(shí)其存儲(chǔ)量大，無(wú)需外接存儲(chǔ)器就可實(shí)現(xiàn)大量數(shù)據(jù)運(yùn)算;而且算法實(shí)現(xiàn)簡(jiǎn)單，通過(guò)VHDL編程語(yǔ)言可輕松實(shí)現(xiàn)功能開(kāi)發(fā)，縮短了
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Plunify從Lanza techVentures獲得融資

　　開(kāi)創(chuàng)性FPGA軟件供應(yīng)商Plunify® Pte. Ltd.今日宣布，從早期風(fēng)險(xiǎn)資本投資公司Lanza techVentures獲得一輪融資。　　此次所獲投資將被用于發(fā)展Plunify的銷售和技術(shù)支持渠道，擴(kuò)展其市場(chǎng)團(tuán)隊(duì)，以推動(dòng)專用于FPGA設(shè)計(jì)的InTimeTM時(shí)序收斂加速軟件。Lanza techVentures總經(jīng)理Lucio Lanza將成為Plunify董事會(huì)的一員。Lanza techVentures的自由合伙人Mark Templeton將擔(dān)任公司顧問(wèn)。　　Lanza t
關(guān)鍵字： FPGA Plunify 時(shí)序收斂

一種節(jié)能型可升級(jí)異步FIFO的FPGA實(shí)現(xiàn)

　　現(xiàn)代數(shù)字系統(tǒng)中，異步FIFO是一種被廣泛應(yīng)用于跨時(shí)鐘域進(jìn)行數(shù)據(jù)傳輸?shù)挠行Х绞?。異步FIFO主要應(yīng)用于兩種不同時(shí)鐘域的數(shù)據(jù)傳輸，這意味著數(shù)據(jù)的寫入在一個(gè)時(shí)鐘域，而數(shù)據(jù)的讀出卻在另一個(gè)時(shí)鐘域，兩個(gè)時(shí)鐘完全異步[1]?，F(xiàn)代通信系統(tǒng)中，特別是在移動(dòng)通信系統(tǒng)中，人們對(duì)于節(jié)能型的產(chǎn)品提出了更高的要求。隨著技術(shù)的發(fā)展，F(xiàn)PGA的技術(shù)、性能、穩(wěn)定性等指標(biāo)已經(jīng)得到很大提高，同時(shí)FPGA廠商為不同的應(yīng)用開(kāi)發(fā)提供了各種IP核，大大減少了產(chǎn)品的開(kāi)發(fā)周期，在各大FPGA廠商中，Xilinx的IP核應(yīng)用比較廣泛。但其IP核卻沒(méi)有
關(guān)鍵字： FIFO FPGA

超過(guò)15,000個(gè)美高森美太空產(chǎn)品配置于長(zhǎng)達(dá)10年的羅塞塔號(hào)探測(cè)器任務(wù)

　　致力于在電源、安全、可靠和性能方面提供差異化半導(dǎo)體技術(shù)方案的領(lǐng)先供應(yīng)商美高森美公司(Microsemi Corporation)祝賀歐洲太空總署(ESA)、美國(guó)國(guó)家航空航天局(NASA)和其合作伙伴的羅塞塔號(hào)(Rosetta)探測(cè)器成功實(shí)現(xiàn)了觀測(cè)67P/Churyumov-Gerasimenko彗星的任務(wù)目標(biāo)。　　超過(guò)15,000個(gè)美高森美高可靠性創(chuàng)新太空產(chǎn)品，比如跨越多項(xiàng)技術(shù)的FPGA、二極管、晶體管和集成電路用于這個(gè)長(zhǎng)達(dá)10年、跨越40億英里的關(guān)鍵任務(wù)應(yīng)用中，并且繼續(xù)支持該任務(wù)進(jìn)行多種研究項(xiàng)目
關(guān)鍵字：美高森美 FPGA 晶體管

FPGA研發(fā)之道(21)-雞肋?

　　通常認(rèn)為，SOPC是FPGA設(shè)計(jì)中的雞肋，“棄之可惜，食之無(wú)味”。誠(chéng)然，SOPC一直不是FPGA的主流應(yīng)用設(shè)計(jì)，制約主要因素則是性能，因?yàn)樽鳛樘幚砥魇褂脮r(shí)，處理器主頻是其應(yīng)用范圍的瓶頸(SOPC的軟核處理器一般運(yùn)行幾十兆到百兆，而一般的嵌入式處理器系統(tǒng)在幾百兆到Ghz的主頻)。但是若因此說(shuō)成“雞肋”，也確實(shí)夸張。廠家推出SOPC的設(shè)計(jì)，其優(yōu)點(diǎn)主要有一下幾點(diǎn)，其一：是差異化競(jìng)爭(zhēng)的需要。其二，擴(kuò)大應(yīng)用范圍，爭(zhēng)取更多的軟件工程師能夠從事FPGA設(shè)計(jì)。其三，可以
關(guān)鍵字： FPGA SOPC

FPGA研發(fā)之道(20)-片上系統(tǒng)

　　從最初的占地170平方的第一代ENIAC計(jì)算機(jī)開(kāi)始，計(jì)算機(jī)開(kāi)始了不斷集成化、小型化的發(fā)展之旅?，F(xiàn)今在單一芯片內(nèi)部已經(jīng)能夠集處理器，存儲(chǔ)，各型協(xié)處理器等，從而形成的強(qiáng)大的單芯片的片上系統(tǒng)(SOC)，而這些片上系統(tǒng)已存在于生活的方方面面。因此FPGA內(nèi)部支持片上系統(tǒng)，也算不上是新奇的事情了。ALTERA和XILINX已各自推出了各自應(yīng)用片上系統(tǒng)(FPGA領(lǐng)域稱之為SOPC，因此其片上系統(tǒng)可以根據(jù)業(yè)務(wù)需求來(lái)定義)。　　只需幾K的資源，就能實(shí)現(xiàn)一個(gè)SOC的最小系統(tǒng)，對(duì)于FPGA工程師來(lái)說(shuō)，沒(méi)什么比這個(gè)更有
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FPGA研發(fā)之道(19)- “背靠大樹(shù)好乘涼”--總線(下)

　　如果說(shuō)在PC時(shí)代，壟斷PC江湖的是WINTEL(微軟和英特爾)，那么在移動(dòng)互聯(lián)網(wǎng)時(shí)代，最具有這個(gè)潛質(zhì)的就是谷歌的andriod操作系統(tǒng)和ARM芯片?；贏RM公司授權(quán)的各型ARM處理器，基本上在各型嵌入式終端設(shè)備占據(jù)了壟斷地位。“背靠大樹(shù)好乘涼”，因此，用于作為ARM處理做片上系統(tǒng)互聯(lián)的AMBA總線標(biāo)準(zhǔn)亦成為業(yè)界應(yīng)用最廣泛的標(biāo)準(zhǔn)。　　AMBA總線事實(shí)上為三個(gè)總線標(biāo)準(zhǔn)的合集，分別是AHB、ASB、APB。ASB已逐漸被AHB所取代，現(xiàn)在使用最廣泛的為AHB和APB總線，以及最
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Plunify的InTime設(shè)計(jì)優(yōu)化軟件可支持Altera 的FPGA和SoC

　　開(kāi)創(chuàng)性FPGA軟件供應(yīng)商Plunify® Pte. Ltd.今日發(fā)布其支持Altera 的FPGA和SoC的InTimeTM設(shè)計(jì)優(yōu)化軟件。　　Plunify的InTime軟件借助于運(yùn)算資源和機(jī)器學(xué)習(xí)技術(shù)，快速地生成解決設(shè)計(jì)問(wèn)題的優(yōu)化策略。　　Altera軟件和IP市場(chǎng)總監(jiān)Alex Grbic說(shuō)，“我們很高興Plunify能成為我們的合作伙伴。與Plunify這樣的公司合作使我們可以向客戶提供更多相互支持的解決方案。” 　　Plunify的InTime軟件能為A
關(guān)鍵字： FPGA Altera SoC

基于FPGA的軟件無(wú)線電平臺(tái)設(shè)計(jì)

　　軟件無(wú)線電的出現(xiàn)，是無(wú)線電通信從模擬到數(shù)字、從固定到移動(dòng)后，由硬件到軟件的第三次變革。簡(jiǎn)單地說(shuō)，軟件無(wú)線電就是一種基于通用硬件平臺(tái)，并通過(guò)軟件可提供多種服務(wù)的、適應(yīng)多種標(biāo)準(zhǔn)的、多頻帶多模式的、可重構(gòu)可編程的無(wú)線電系統(tǒng)。軟件無(wú)線電的關(guān)鍵思想是，將AD(DA)盡可能靠近天線和用軟件來(lái) 完成盡可能多的無(wú)線電功能。　　蜂窩移動(dòng)通信系統(tǒng)已經(jīng)發(fā)展到第三代，3G系統(tǒng)進(jìn)入商業(yè)運(yùn)行一方面需要解決不同標(biāo)準(zhǔn)的系統(tǒng)間的兼容性;另一方面要求系統(tǒng)具有高度的靈活性和擴(kuò)展升級(jí)能力，軟件無(wú)線電技術(shù)無(wú)疑是最好的解決方案。用ASI
關(guān)鍵字： FPGA ASIC

基于FPGA的LCD顯示遠(yuǎn)程更新

LED顯示屏的廣泛應(yīng)用使用戶迫切需要實(shí)現(xiàn)對(duì)其遠(yuǎn)程控制，本文詳細(xì)的介紹了LCD顯示的遠(yuǎn)程更新，想要了解全面的信息請(qǐng)參照文章。
關(guān)鍵字： FPGA LCD 遠(yuǎn)程更新 TCP/IP協(xié)議

Altera和IBM發(fā)布具有一致性共享存儲(chǔ)器的FPGA加速POWER系統(tǒng)

　　Altera公司和IBM今天發(fā)布了業(yè)界第一款基于FPGA的加速平臺(tái)，通過(guò)IBM的一致性加速器處理器接口(CAPI)，實(shí)現(xiàn)FPGA與POWER8 CPU順暢的連接。這一可重新配置的硬件加速器在FPGA和處理器之間有共享虛擬存儲(chǔ)器，顯著提高了高性能計(jì)算(HPC)和數(shù)據(jù)中心應(yīng)用的系統(tǒng)性能、效率和靈活性。在超級(jí)計(jì)算2014年度大會(huì)上，Altera和IBM展示的幾種POWER8系統(tǒng)能夠使用FPGA實(shí)現(xiàn)連續(xù)加速。　　通過(guò)與OpenPOWER基金會(huì)一起工作，Altera和IBM開(kāi)發(fā)了非常靈活的異構(gòu)計(jì)算解決方案，
關(guān)鍵字： Altera IBM FPGA

ADI推出最新快速原型制作套件AD-FMCDAQ2-EB

　　Analog Devices, Inc. (ADI: NASDAQ) 最近推出一款快速原型制作套件，其可簡(jiǎn)化寬動(dòng)態(tài)范圍 GSPA 數(shù)據(jù)轉(zhuǎn)換器到 FPGA(現(xiàn)場(chǎng)可編程門陣列)的連接。數(shù)字和模擬設(shè)計(jì)人員可以采用快速原型制作套件 AD-FMCDAQ2-EBZ ，在主要的 FPGA 平臺(tái)(包括 Xilinx 的 UltraScale FPGA，以及 Zynq 用于雷達(dá)、儀器儀表、無(wú)線電和其它數(shù)據(jù)采集應(yīng)用的所有可編程 SoC 器件)上快速地對(duì)高速 JEDEC JESD204B SerDes(串行器/解串器)G
關(guān)鍵字： ADI FPGA SoC

FPGA研發(fā)之道(18)-設(shè)計(jì)不是湊波形(八)總線（上）

　　如果設(shè)計(jì)中有多個(gè)模塊，每個(gè)模塊內(nèi)部有許多寄存器或者存儲(chǔ)塊需要配置或者提供讀出那么實(shí)現(xiàn)方式有多種，主要如下：　　實(shí)現(xiàn)方式一：可以在模塊頂部將所有寄存器引出，提供統(tǒng)一的模塊進(jìn)行配置和讀出。這種方式簡(jiǎn)單是簡(jiǎn)單，但是頂層連接工作量較大，并且如果配置個(gè)數(shù)較多，導(dǎo)致頂層中寄存器的數(shù)目也會(huì)較多。　　實(shí)現(xiàn)方式二：通過(guò)總線進(jìn)行連接，為每個(gè)模塊分配一個(gè)地址范圍。這樣寄存器等擴(kuò)展就可以在模塊內(nèi)部進(jìn)行擴(kuò)展，而不用再頂層進(jìn)行過(guò)多的頂層互聯(lián)。如下圖所示：　　 ? 　　那如果進(jìn)行總線的選擇，那么有一種
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FPGA研發(fā)之道(17)-化繁為簡(jiǎn)

　　有個(gè)笑話說(shuō)，有個(gè)病人感冒了，于是去看醫(yī)生，醫(yī)生診斷后說(shuō)，你得了感冒，但是我只會(huì)治療肺炎，不如你回家再澆點(diǎn)涼水，把病惡化成肺炎，那我能治了。這個(gè)笑話展示了庸醫(yī)誤人。但是另一方面，從邏輯上來(lái)講，醫(yī)生則是一個(gè)把未知問(wèn)題轉(zhuǎn)化成已知問(wèn)題的高手。　　不說(shuō)笑話，下面出兩個(gè)題目，其分別是　　問(wèn)題1：運(yùn)用數(shù)字電路，如何將一個(gè)時(shí)鐘域的上升沿，轉(zhuǎn)換成另一個(gè)時(shí)鐘域的脈沖信號(hào)(單周期信號(hào))。　　問(wèn)題2：運(yùn)用數(shù)字電路，如何將一個(gè)時(shí)鐘域的脈沖信號(hào)(單周期信號(hào))，轉(zhuǎn)換成另一個(gè)時(shí)鐘域的上升沿。　　可能乍一看，這兩個(gè)題目
關(guān)鍵字： FPGA 數(shù)字電路

FPGA研發(fā)之道(16)-可測(cè)性設(shè)計(jì)—從大數(shù)據(jù)開(kāi)始說(shuō)起

　　當(dāng)下，最火的學(xué)問(wèn)莫過(guò)于《大數(shù)據(jù)》，大數(shù)據(jù)的核心思想就是通過(guò)科學(xué)統(tǒng)計(jì)，實(shí)現(xiàn)對(duì)于社會(huì)、企業(yè)、個(gè)人的看似無(wú)規(guī)律可循的行為進(jìn)行更深入和直觀的了解。FPGA的可測(cè)性也可以對(duì)FPGA內(nèi)部“小數(shù)據(jù)”的統(tǒng)計(jì)查詢，來(lái)實(shí)現(xiàn)對(duì)FPGA內(nèi)部BUG的探查。　　可測(cè)性設(shè)計(jì)對(duì)于FPGA設(shè)計(jì)來(lái)說(shuō)，并不是什么高神莫測(cè)的學(xué)問(wèn)。FPGA的可測(cè)性設(shè)計(jì)的目的在設(shè)計(jì)一開(kāi)始，就考慮后續(xù)問(wèn)題調(diào)試，問(wèn)題定位等問(wèn)題。要了解FPGA可測(cè)性設(shè)計(jì)，只不過(guò)要回答幾個(gè)問(wèn)題，那就是：　　(1) 設(shè)計(jì)完成如何進(jìn)行測(cè)試? 　　(2)
關(guān)鍵字： FPGA JTAG