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基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn)

  • 基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn),目標(biāo)：在xo640上實(shí)現(xiàn)一個簡單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲，用FIFO實(shí)現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過開發(fā)板上的串口經(jīng)CPLD訪問各種數(shù)據(jù)。比如PC=CPLD=EEPROM等等，極大方便后期的開發(fā)和調(diào)試。
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基于FPGA嵌入式系統(tǒng)的雷達(dá)目標(biāo)模擬器的設(shè)計(jì)

  • 基于FPGA嵌入式系統(tǒng)的雷達(dá)目標(biāo)模擬器的設(shè)計(jì),人為地對雷達(dá)進(jìn)行測試時，有時只對雷達(dá)的某個和某些參數(shù)感興趣，希望在回波中表征感興趣的參數(shù)強(qiáng)一些，這時就應(yīng)該在回波中去掉雜波和噪聲的影響，而這在實(shí)際的外場試飛過程中是不可能實(shí)現(xiàn)的，這也是雷達(dá)信號模擬器對
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基于FPGA的漢明距離電路的實(shí)現(xiàn)

  • 摘要：FPGA既具有門陣列的高邏輯密度和高可靠性，又具有可編程邏輯器件的用戶可編程性，可以減少系統(tǒng)的設(shè)計(jì)和維護(hù)風(fēng)險，降低產(chǎn)品成本，縮短設(shè)計(jì)周期。文中給出了利用FPGA設(shè)計(jì)漢明距離的計(jì)算電路，同時給出與通過有效
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基于MCU和FPGA的LED圖文顯示屏控制系統(tǒng)

  • 　　引言　　目前，市場上的中小規(guī)模LED顯示系統(tǒng)，一般采用傳統(tǒng)的單片機(jī)作為主控芯片。對LED大屏幕顯示屏來說，由于數(shù)據(jù)傳輸量大，要求掃描速度快，而單片機(jī)內(nèi)部的資源較少、運(yùn)行速度較慢，難于滿足系統(tǒng)要求。以FPGA
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FPGA與單片機(jī)實(shí)現(xiàn)低頻數(shù)字式相位測量儀

  • FPGA與單片機(jī)實(shí)現(xiàn)低頻數(shù)字式相位測量儀,摘要：提出了以AVR ATmega128單片機(jī)和Altera公司的Cyclone系列EP1C3T100為核心的系統(tǒng)設(shè)計(jì)方案。分析了數(shù)字式低頻相位測量儀的測量原理和測量誤差及其消除的方法。主要介紹了系統(tǒng)的軟硬件設(shè)計(jì)。實(shí)踐表明，此方案設(shè)計(jì)的
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基于TMS320C6416與FPGA的實(shí)時光電圖像識別系統(tǒng)

  • 基于TMS320C6416與FPGA的實(shí)時光電圖像識別系統(tǒng),光電混合模式識別以其高速并行處理和無串?dāng)_的優(yōu)點(diǎn)成為實(shí)現(xiàn)模式識別實(shí)用化和實(shí)時化的重要途徑，其在目標(biāo)識別、指紋識別、光纖檢測、工業(yè)零件識別、汽車牌照識別等領(lǐng)域得到了廣泛的研究和應(yīng)用[1.2]，并取得了很好的識別
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FPGA設(shè)計(jì)中毛刺信號解析

  • FPGA設(shè)計(jì)中毛刺信號解析,在FPGA的設(shè)計(jì)中，毛刺現(xiàn)象是長期困擾電子設(shè)計(jì)工程師的設(shè)計(jì)問題之一, 是影響工程師設(shè)計(jì)效率和數(shù)字系統(tǒng)設(shè)計(jì)有效性和可靠性的主要因素。由于信號在FPGA的內(nèi)部走線和通過邏輯單元時造成的延遲,在多路信號變化的瞬間，組合
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基于FPGA雷達(dá)多目標(biāo)模擬器DRFM設(shè)計(jì)與實(shí)現(xiàn)

  • 研究了雷達(dá)多目標(biāo)模擬系統(tǒng)中數(shù)字射頻存儲(DRFM)單元的設(shè)計(jì)與實(shí)現(xiàn)，根據(jù)模擬系統(tǒng)的設(shè)計(jì)要求, 提出一種基于高性能 FPGA數(shù)字射頻存儲單元設(shè)計(jì)方法；著重闡述了數(shù)字射頻存儲單元的設(shè)計(jì)思路, 給出了系統(tǒng)的設(shè)計(jì)方案, 并對系統(tǒng)中雷達(dá)模擬目標(biāo)的各功能模塊進(jìn)行了分析，實(shí)驗(yàn)結(jié)果表明，所設(shè)計(jì)的DRFM滿足設(shè)計(jì)系統(tǒng)要求。
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基于FPGA的PCM3032路系統(tǒng)信號同步數(shù)字復(fù)接設(shè)計(jì)

  • 摘要：在現(xiàn)代數(shù)字通信系統(tǒng)中，為了擴(kuò)大信道的傳輸容量提高信號傳輸效率，常采用數(shù)字復(fù)接的技術(shù)。在分析了PCM30／32...
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基于FPGA的超聲波信號處理研究

  • 摘要：為了降低超聲波流量檢測過程中噪聲對檢測精度的影響，采用FPGA器件構(gòu)建了FIR濾波器，并提出一種新穎的查表法替代濾波器中的乘法運(yùn)算。試驗(yàn)結(jié)果表明，該濾波器設(shè)計(jì)方法顯著降低了FPGA的片內(nèi)硬件開銷，提高了濾波
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基于FPGA的PCM30／32路系統(tǒng)信號同步數(shù)字復(fù)接設(shè)計(jì)

  • 摘要：在現(xiàn)代數(shù)字通信系統(tǒng)中，為了擴(kuò)大信道的傳輸容量提高信號傳輸效率，常采用數(shù)字復(fù)接的技術(shù)。在分析了PCM30／32路系統(tǒng)基群信號幀結(jié)構(gòu)的基礎(chǔ)上，以EDA綜合仿真設(shè)計(jì)軟件QuartusⅡ8．0為開發(fā)平臺，利用Verilog HDL硬
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LTE中卷積碼的譯碼器設(shè)計(jì)與FPGA實(shí)現(xiàn)

  • 摘要：基于長期演進(jìn)(LTE)的Tail-biting卷積碼，介紹了維特比譯碼算法，它是一種最優(yōu)的卷積碼譯碼算法。由于Tail-biting卷積碼的循環(huán)特性，采用固定延遲譯碼的方法，降低了譯碼復(fù)雜度。通過使用全并行的結(jié)構(gòu)及簡單的回
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一種高速I2C總線從器件接口IP核的設(shè)計(jì)與實(shí)現(xiàn)

  • I2C總線作為一種事實(shí)上的國際標(biāo)準(zhǔn)，在超過100種不同的IC上實(shí)現(xiàn)并且得到超過50家公司的許可。它具有連線少，結(jié)構(gòu)簡單的特點(diǎn)。本文介紹了一種高速I2C從器件接口電路IP核設(shè)計(jì)。在系統(tǒng)應(yīng)用中，單片機(jī)作為主控器件，本IP核作為從器件中的接口電路，它們通過I2C總線相連，實(shí)現(xiàn)MCU對IC或FPGA中相關(guān)寄存器的訪問。從而代替了MCU通用的地址數(shù)據(jù)接口，大大減少了IC或FPGA的管腳數(shù)量，節(jié)省了I/O資源，這對于I/O資源緊張的IC設(shè)計(jì)和FPGA開發(fā)是非常有意義的。
  • 關(guān)鍵字： FPGA  I2C總線  IP核  201107  

基于FPGA的高速通道校正實(shí)現(xiàn)

  • 當(dāng)今社會無線通信迅猛發(fā)展，無線通信用戶激增，要解決通信系統(tǒng)容量、帶寬限制等這些嚴(yán)重問題的一個關(guān)鍵技術(shù)就是多天線通信技術(shù)。這項(xiàng)技術(shù)的使用能大幅度地提高無線通信系統(tǒng)的頻譜效率和鏈路可靠性，與單天線系統(tǒng)相比，用多天線系統(tǒng)發(fā)射和接收信號能獲得陣列增益(或稱波束形成增益)、分集增益、多路復(fù)用增益和干擾抑制等優(yōu)勢。然而多天線技術(shù)帶來諸多優(yōu)勢的同時會不可避免地引起通道不一致性問題[1]。在實(shí)際工程應(yīng)用中，陣列接收機(jī)的多個通道由于PCB(印制電路板)走線長度不等、通道特性存在差異等硬件的非理想因素，導(dǎo)致多個通道接收到的
  • 關(guān)鍵字： FPGA，Xilinx  201107  

CDMA 2000系統(tǒng)中前向鏈路卷積編碼器的FPGA實(shí)現(xiàn)

  • 摘要：為了縮短卷積編碼器設(shè)計(jì)周期，使硬件設(shè)計(jì)更具靈活性，在介紹卷積編碼器原理的基礎(chǔ)上，論述了一種基于可編程邏輯器件，采用模塊化設(shè)計(jì)方法，利用VHDL硬件描述語言實(shí)現(xiàn)CDMA2000系統(tǒng)前向鏈路卷積編碼器的方法，給
  • 關(guān)鍵字： FPGA  實(shí)現(xiàn)  編碼器  鏈路  系統(tǒng)  CDMA  
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