首頁(yè)　 資訊　 商機(jī) 　 下載　 拆解 　 高校　 招聘 　 雜志　 會(huì)展　 EETV　 百科 　 問(wèn)答　 電路圖　 工程師手冊(cè) 　 Datasheet　 100例 　 活動(dòng)中心　 E周刊閱讀 　 樣片申請(qǐng)
EEPW首頁(yè) >> 主題列表 >> fpga-nios

基于FPGA的真彩VGA顯示的實(shí)現(xiàn)

  • Mif文件在FPGA中的應(yīng)用，主要是在RAM，ROM中，一般用來(lái)存儲(chǔ)字模、波形數(shù)據(jù)、信號(hào)采樣、數(shù)據(jù)序列等，可以看做是C語(yǔ)言中的數(shù)組，用來(lái)存儲(chǔ)數(shù)據(jù)。Bingo當(dāng)年也是郁悶的很啊，當(dāng)年做電子琴，在Quartus II Memory Initialza
  • 關(guān)鍵字： FPGA  VGA    

j基于FPGA EP2S60的SoPC系統(tǒng)設(shè)計(jì)的綜合優(yōu)化方案

  • j基于FPGA EP2S60的SoPC系統(tǒng)設(shè)計(jì)的綜合優(yōu)化方案,為了提高設(shè)計(jì)性能(有時(shí)甚至只是為了達(dá)到設(shè)計(jì)要求)，對(duì)所設(shè)計(jì)的SOPC系統(tǒng)進(jìn)行綜合優(yōu)化是非常必要的。論文結(jié)合具體工程，以Altera公司的FPGA EP2S60為例，探討了SOPC系統(tǒng)設(shè)計(jì)的綜合優(yōu)化方法。

    1 綜合優(yōu)化設(shè)計(jì)的一般流
  • 關(guān)鍵字： 綜合  優(yōu)化  方案  設(shè)計(jì)  系統(tǒng)  FPGA  EP2S60  SoPC  基于  

基于FPGA的新型脈沖電源控制系統(tǒng)

  • 1引言在同步輻射加速器的電源設(shè)備中，舊的脈沖電源控制系統(tǒng)采用通用的邏輯元器件進(jìn)行設(shè)計(jì)，電路復(fù)雜，調(diào)試...
  • 關(guān)鍵字： FPGA  VHDL  脈沖電源  

基于Nios II步進(jìn)電機(jī)控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)

  • 摘要 根據(jù)Nios II處理器的Avalon總線規(guī)范，設(shè)計(jì)了一款面向步進(jìn)電機(jī)的控制器IP核。該定制IP核采用軟、硬件協(xié)同設(shè)計(jì)的方法，功能符合Avalon總線的讀寫傳輸時(shí)序，具有完備的步進(jìn)電機(jī)驅(qū)動(dòng)能力。仿真結(jié)果表明，該IP核具有
  • 關(guān)鍵字： IP  設(shè)計(jì)  實(shí)現(xiàn)  控制器  電機(jī)  Nios  II  步進(jìn)  基于  

基于FPGA高精度浮點(diǎn)運(yùn)算器的FFT設(shè)計(jì)與仿真

  • 摘要 基于IEEE浮點(diǎn)表示格式及FFT算法，提出一種基2FFT的FPGA方法，完成了基于FPGA高精度浮點(diǎn)運(yùn)算器的FFT的設(shè)計(jì)。利用VHDL語(yǔ)言描述了蝶形運(yùn)算過(guò)程及地址產(chǎn)生單元，其仿真波形基本能正確的表示輸出結(jié)果。
    關(guān)鍵詞 快速
  • 關(guān)鍵字： FPGA  FFT  高精度  浮點(diǎn)運(yùn)算器    

基于Nios II處理器的SVPWM IP Core設(shè)計(jì)

  • 摘要 為降低FPGA實(shí)現(xiàn)3電平SVPWM算法的復(fù)雜性，減小SVPWM模塊所占用的資源，文中利用正弦函數(shù)和余弦函數(shù)的關(guān)系，采用小容量ROM提出了一種新的SVPWM控制算法。利用Verilog HDL實(shí)現(xiàn)了算法的硬件設(shè)計(jì)，并封裝成IP核以方便
  • 關(guān)鍵字： SVPWM  Nios  Core  IP    

基于FPGA的智能驅(qū)動(dòng)控制系統(tǒng)設(shè)計(jì)

  • 智能驅(qū)動(dòng)器以及許多汽車和 ISM 廠商正面臨著滿足新的市場(chǎng)需求和不斷發(fā)展的標(biāo)準(zhǔn)要求所帶來(lái)的重重挑戰(zhàn)。在現(xiàn)代工業(yè)和汽車應(yīng)用中，電機(jī)必須具有高效、低噪聲、速度范圍寬、可靠性高、成本合理等特性。在當(dāng)今工廠里，電機(jī)
  • 關(guān)鍵字： FPGA  驅(qū)動(dòng)控制  系統(tǒng)設(shè)計(jì)    

基于FPGA高速數(shù)據(jù)采集與傳輸?shù)穆暦鶞y(cè)井系統(tǒng)

  • 摘要 針對(duì)測(cè)井中信號(hào)傳輸速度低、操作繁瑣等問(wèn)題，提出一種高速數(shù)據(jù)采集與傳輸?shù)男路椒āＴ撛O(shè)計(jì)系統(tǒng)采用高速AD轉(zhuǎn)換，以靈活、高效性價(jià)比FPGA芯片-EP1C6為平臺(tái)，利用USB傳輸，實(shí)現(xiàn)了基于Verilog的聲幅測(cè)井系統(tǒng)。最終，
  • 關(guān)鍵字： FPGA  高速數(shù)據(jù)  采集  傳輸    

Stratix V現(xiàn)發(fā)售業(yè)界首款高性能成品28-nm FPGA

  • 以最低的功耗獲得業(yè)界最好的性能?，F(xiàn)在開始成品批量發(fā)售Stratix? V FPGA，它在高端應(yīng)用中實(shí)現(xiàn)了業(yè)界最大帶寬和最高系統(tǒng)集成度，非常靈活，降低成本和總功耗。
  • 關(guān)鍵字： FPGA  DSP  

萊迪思推出升級(jí)版HDR-60攝像機(jī)開發(fā)套件

  • 萊迪思半導(dǎo)體公司(NASDAQ: LSCC)在2月28日至3月1日于德國(guó)紐倫堡舉辦的嵌入式世界展上，宣布發(fā)布升級(jí)版萊迪思HDR-60攝像機(jī)開發(fā)套件，新增加了Helion的圖形用戶界面(GUI)。
  • 關(guān)鍵字： 萊迪思  FPGA  HDR-60  

基于DSP和FPGA的導(dǎo)航計(jì)算機(jī)系統(tǒng)設(shè)計(jì)

  • 基于DSP和FPGA的導(dǎo)航計(jì)算機(jī)系統(tǒng)設(shè)計(jì),摘要：為提高導(dǎo)航的精度和實(shí)時(shí)性，設(shè)計(jì)了基于DSP和FPGA的導(dǎo)航計(jì)算機(jī)模塊，成功實(shí)現(xiàn)了低成本、小型化的捷聯(lián)慣性導(dǎo)航系統(tǒng)。通過(guò)描述硬件的設(shè)計(jì)原理和軟件的框架及流程，簡(jiǎn)要介紹了系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)方法。經(jīng)驗(yàn)證，該系統(tǒng)
  • 關(guān)鍵字： 計(jì)算機(jī)系  設(shè)計(jì)  導(dǎo)航  FPGA  DSP  基于  

基于FPGA動(dòng)態(tài)背光源及其驅(qū)動(dòng)電路設(shè)計(jì)

  • 摘要：LCD 顯示離不開背光源的輔助，而現(xiàn)在絕大多數(shù)顯示器采用恒定亮度背光源，存在顯示效果動(dòng)態(tài)模糊以及低對(duì)比度等問(wèn)題，并且耗能也較為嚴(yán)重。文章著重?cái)⑹鲆环N基于視頻內(nèi)容逐幀分析，然后選擇最佳背光亮度的一種由
  • 關(guān)鍵字： 驅(qū)動(dòng)  電路設(shè)計(jì)  及其  光源  FPGA  動(dòng)態(tài)  基于  

基于FPGA的慣導(dǎo)組合數(shù)據(jù)采集及控制系統(tǒng)設(shè)計(jì)

  • 摘要：利用FPGA并行處理的特點(diǎn)及其豐富的I／O接口，在此設(shè)計(jì)了一種針對(duì)捷聯(lián)慣導(dǎo)系統(tǒng)的組合數(shù)據(jù)采集和控制系統(tǒng)。該系統(tǒng)能夠?qū)崟r(shí)采集慣導(dǎo)系統(tǒng)所需的IMU和GPS數(shù)據(jù)，能夠根據(jù)需要產(chǎn)生任意占空比的PWM控制信號(hào)，該系統(tǒng)預(yù)留
  • 關(guān)鍵字： FPGA  組合  數(shù)據(jù)采集  控制系統(tǒng)設(shè)計(jì)    

首期XUP-Digilent TTP課程培訓(xùn)圓滿結(jié)束

  • XUP(Xilinx大學(xué)計(jì)劃部)攜手Digilent China(上海德致倫)于2012年3月4日，在上海浦東軟件大廈Xilinx上海分公司舉辦首期TTP(Target Teaching Platform)課程培訓(xùn)。
  • 關(guān)鍵字： Digilent  FPGA  

MATHWORKS推出基于MATLAB生成HDL代碼的產(chǎn)品

  • MathWorks近日宣布推出HDL Coder，該產(chǎn)品支持MATLAB 自動(dòng)生成 HDL 代碼，允許工程師利用廣泛應(yīng)用的 MATLAB 語(yǔ)言實(shí)現(xiàn) FPGA 和 ASIC 設(shè)計(jì)。MathWorks還宣布推出了HDL Verifier，該產(chǎn)品包含用于測(cè)試 FPGA 和 ASIC 設(shè)計(jì)的 FPGA 硬件在環(huán)功能。有了這兩個(gè)產(chǎn)品，MathWorks現(xiàn)在可提供利用 MATLAB 和 Simulink 進(jìn)行 HDL 代碼生成和驗(yàn)證的能力。
  • 關(guān)鍵字： MathWorks  FPGA  HDL  
共6484條 237/433 |‹ « 235 236 237 238 239 240 241 242 243 244 » ›|

fpga-nios介紹

您好，目前還沒有人創(chuàng)建詞條fpga-nios!
歡迎您創(chuàng)建該詞條，闡述對(duì)fpga-nios的理解，并與今后在此搜索fpga-nios的朋友們分享。    創(chuàng)建詞條

熱門主題

樹莓派    linux   
關(guān)于我們 - 廣告服務(wù) - 企業(yè)會(huì)員服務(wù) - 網(wǎng)站地圖 - 聯(lián)系我們 - 征稿 - 友情鏈接 - 手機(jī)EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權(quán)所有 北京東曉國(guó)際技術(shù)信息咨詢有限公司
備案 京ICP備12027778號(hào)-2 北京市公安局備案：1101082052    京公網(wǎng)安備11010802012473