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EEPW首頁(yè) >> 主題列表 >> fpga-pwm

通過(guò)EDA設(shè)計(jì)工具了解FPGA的設(shè)計(jì)流程

  • 對(duì)于初學(xué)者而言,FPGA的設(shè)計(jì)流程是否顯的又臭又長(zhǎng)呢?呵呵,如果真的有這樣的感覺(jué),沒(méi)有關(guān)系,下面我就通過(guò)對(duì)軟件的使用來(lái)了解FPGA的設(shè)計(jì)流程。1)使用synplify pro對(duì)硬件描述語(yǔ)言編譯并生成netlist綜合前要注意對(duì)器件的
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基于FPGA的DDR3多端口讀寫存儲(chǔ)管理設(shè)計(jì)

  • 引言本文以Xilinx公司的Kintex-7系列XC7K410T FPGA芯片和兩片Micron公司的MT41J128M16 DDR3 SDRAM芯片為硬件平臺(tái)，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的視頻圖形顯示系統(tǒng)的DDR3多端口存儲(chǔ)管理。1 總體架構(gòu)設(shè)計(jì)機(jī)載視頻圖形顯示系
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在系統(tǒng)設(shè)計(jì)中的如何選擇半導(dǎo)體器件：ASIC，還是FPGA？

  • 作為一個(gè)系統(tǒng)設(shè)計(jì)工程師，經(jīng)常會(huì)遇到這個(gè)問(wèn)題：是選用ASIC還是FPGA?讓我們來(lái)看一看這兩者有什么不同。所謂ASIC，是專用集成電路(Application Specific Integrated Circuit)的簡(jiǎn)稱，電子產(chǎn)品中，應(yīng)用非常廣泛。ASIC的
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基于FPGA的電子表決器電路的設(shè)計(jì)與實(shí)現(xiàn)

  • 電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，EDA)是以計(jì)算機(jī)為載體，在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于
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基于FPGA有限域構(gòu)造的QC-LDPC分層譯碼器設(shè)計(jì)

  • 低密度奇偶校驗(yàn)(Low Density Parity—Check，LDPC)碼最早于1962年由R.Gallager提出，其實(shí)質(zhì)是一類具有稀疏校檢矩陣的線性分組碼。1996年，Mackay、Neal等人證明了LDPC碼是一種具有逼近Shannon極限性能的好碼，
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基于FPGA的參數(shù)可調(diào)RS422接口電路設(shè)計(jì)實(shí)現(xiàn)

  • 當(dāng)前應(yīng)用廣泛的串行通信接口標(biāo)準(zhǔn)主要有RS232，RS422和RS485，其中RS232串行通信方式采用單端輸入輸出，傳輸距離短、通信速率低、抗干擾性能差;RS485與RS422均采用差分串行輸入輸出，但RS485只有一對(duì)雙絞線，只能工作
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基于PCI CAN的數(shù)據(jù)轉(zhuǎn)換系統(tǒng)設(shè)計(jì)

  • CAN總線是當(dāng)前最流行的工業(yè)現(xiàn)場(chǎng)總線之一，PCI則是一種應(yīng)用普遍的高速同步總線，具有32 bit帶寬，時(shí)鐘頻率為0～33 MHz，最大傳輸速率可達(dá)132 Mbitmiddot;s-1，廣泛應(yīng)用于數(shù)字圖像、語(yǔ)音及數(shù)據(jù)實(shí)時(shí)采集與處理等領(lǐng)域
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基于FPGA的等效時(shí)間采樣

  • 在現(xiàn)代電子測(cè)量、通訊系統(tǒng)以及生物醫(yī)學(xué)等領(lǐng)域，經(jīng)常涉及對(duì)寬帶模擬信號(hào)進(jìn)行數(shù)據(jù)采集和存儲(chǔ)，以便計(jì)算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對(duì)高速模擬信號(hào)進(jìn)行不失真采集，根據(jù)奈奎斯特定理，采樣頻率必須為信號(hào)頻率的2倍以上
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一種精確幀同步算法及FPGA實(shí)現(xiàn)

  • 在衛(wèi)星通信系統(tǒng)中，發(fā)送端通常利用不同的分組時(shí)隙同步傳送處在同一傳輸頻帶內(nèi)的各路信號(hào)，而接收端為了準(zhǔn)確識(shí)別和分離出數(shù)據(jù)流中的各路信號(hào)，需要采用幀同步算法進(jìn)行分組檢測(cè)和符號(hào)同步，其中分組檢測(cè)用來(lái)識(shí)別數(shù)據(jù)分
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基于FPGA流水線結(jié)構(gòu)并行FFT的設(shè)計(jì)與實(shí)現(xiàn)

  • 離散傅里葉變換DFT在通信、控制、信號(hào)處理、圖像處理、生物信息學(xué)、計(jì)算物理、應(yīng)用數(shù)學(xué)等領(lǐng)域中有著廣泛的應(yīng)用。FFT算法是作為DFT快速算法提出的，它將長(zhǎng)序列的DFT分解為短序列的DFT，大大減少了運(yùn)算量。FFT的FPGA實(shí)
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基于FPGA的天線選通電路設(shè)計(jì)

  • 某定向設(shè)備采用多普勒效應(yīng)測(cè)向原理，即當(dāng)天線振子做圓周運(yùn)動(dòng)時(shí)，天線振子本身與目標(biāo)信號(hào)源就會(huì)產(chǎn)生相對(duì)速度，使振子感應(yīng)到的信號(hào)產(chǎn)生了多普勒頻移，通過(guò)對(duì)振子感應(yīng)信號(hào)相位的處理，從而達(dá)到測(cè)向的目的。而為了提高天
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SDR SDRAM（理論篇）

  • 由于SDRAM本身就是一個(gè)比較復(fù)雜的東西，之前小墨在學(xué)這方面東西的時(shí)候感覺(jué)很是吃力，于是那時(shí)候便暫時(shí)放下了，知道年后這段時(shí)間，小墨又重新拾起這個(gè)知識(shí)點(diǎn)，想要一口氣把它調(diào)通了，再往下看其他的東西。學(xué)SDRAM，理
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SDR SDRAM（架構(gòu)篇）

  • 今天我們來(lái)講的是SDRAM的架構(gòu)以及設(shè)計(jì)，這也是小墨第一次接觸架構(gòu)，也談不上給大家講，就是把我理解的當(dāng)做一個(gè)筆記分享給大家，我也試著做了一個(gè)SDRAM 的架構(gòu)word文檔，在文章的后面，喜歡的朋友可以下載下來(lái)看一下
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SOPC進(jìn)階，自定義AD轉(zhuǎn)換IP核設(shè)計(jì)全流

  • 今天帶大家來(lái)設(shè)計(jì)一個(gè)自定義的IP核，我們從最基本的做起，包括datasheet 的理解，設(shè)計(jì)的整體框架，AD轉(zhuǎn)換代碼的編寫，仿真，Avalon-MM總線接口的編寫，硬件系統(tǒng)還是基于上次的硬件系統(tǒng)，不過(guò)我們不再用altera給我們
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如何用FPGA實(shí)現(xiàn)4G無(wú)線球形檢測(cè)器

  • MIMO無(wú)線系統(tǒng)最佳硬判決檢測(cè)方式是最大似然檢測(cè)器。ML檢測(cè)因?yàn)楸忍卣`碼率 (BER)性能出眾，非常受歡迎。不過(guò)，直接實(shí)施的復(fù)雜性會(huì)隨著天線和調(diào)制方案的增加呈指數(shù)級(jí)增強(qiáng)，使ASIC或FPGA僅能用于使用少數(shù)天線的低密度調(diào)
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fpga-pwm介紹

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