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一種基于FPGA的誘發(fā)電位儀系統(tǒng)研究與設(shè)計(jì)

O引言誘發(fā)電位是指對(duì)神經(jīng)系統(tǒng)某一特定部位給予特定刺激后在大腦皮層所產(chǎn)生的特定電活動(dòng)，對(duì)于神經(jīng)...
關(guān)鍵字： FPGA 誘發(fā)電位儀

利用FPGA實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要FPGA具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種多時(shí)鐘FPGA設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過程中最重要的一步是確定要
關(guān)鍵字： FPGA 大型策略多時(shí)鐘

摘要：為解決雷達(dá)作用距離和距離分辨力的問題，分析了線性調(diào)頻脈沖壓縮的原理及工程實(shí)現(xiàn)方法，并利用Matlab軟件對(duì)加權(quán)前后的線性調(diào)頻信號(hào)脈沖壓縮波形進(jìn)行對(duì)比。簡(jiǎn)述了分布式(DA)算法的基本原理，給出一種基于FPGA分
關(guān)鍵字： FPGA 脈沖壓縮原理

摘要：由于FPGA具有速度快，效率高，靈活穩(wěn)定，集成度高等優(yōu)點(diǎn)，所以為了提高串口通信的速度和效率，在串行通信中采用FPGA來實(shí)現(xiàn)串口通信是十分必要的。由于通信傳輸?shù)牟淮_定性以及干擾等原因，串行通信經(jīng)常會(huì)出現(xiàn)異
關(guān)鍵字： FPGA CRC 異步串口通信

摘要：針對(duì)在自動(dòng)控制系統(tǒng)設(shè)計(jì)領(lǐng)域和通信領(lǐng)域中有著廣泛運(yùn)用的AD7862芯片，介紹了一種基于FPGA的驅(qū)動(dòng)接口電路的設(shè)計(jì)。闡述了 AD7862的特點(diǎn)及基本功能，以及基于這些功能特點(diǎn)的驅(qū)動(dòng)時(shí)序，并以此時(shí)序?yàn)榛A(chǔ)在FPGA芯片中
關(guān)鍵字： FPGA 7862 AD 接口

　　幾乎每一家分析研究公司都毫無例外的預(yù)測(cè)FPGA市場(chǎng)2011年以及未來會(huì)有較大的增長(zhǎng)，例如，IMS研究公司預(yù)測(cè)2014年年度收益達(dá)到10億美元以上，IBS有限公司聲稱，F(xiàn)PGA解決方案日益完善，功能越來越強(qiáng)，2015年，其增長(zhǎng)率要超過IC市場(chǎng)。2009年全年增長(zhǎng)率在60%到65%之間，遠(yuǎn)遠(yuǎn)超出了半導(dǎo)體行業(yè)最初的預(yù)測(cè)。繼40 nm產(chǎn)品大獲成功之后，Altera所有產(chǎn)品在2010年的收益都有顯著增長(zhǎng)，我們預(yù)計(jì)今后會(huì)繼續(xù)增長(zhǎng)。
關(guān)鍵字： FPGA 3G LTE

在現(xiàn)在電子設(shè)計(jì)的成本越來越高的情況下，基于 SRAM的 FPGA由于自身限制，容易使得設(shè)計(jì)者的設(shè)計(jì)被復(fù)制，從而給設(shè)計(jì)者提出了設(shè)計(jì)具有加密功能的電子系統(tǒng)，由于 SHA-1 算法引擎的 DS28E01芯片作為加密認(rèn)證系統(tǒng)的核心芯片，并利用 DS28E01針對(duì) Xilinx公司的 X3CS500E開發(fā)了實(shí)際的加密認(rèn)證系統(tǒng)，并將此系統(tǒng)應(yīng)用于實(shí)際的產(chǎn)品中，取得了良好的效果。　　
關(guān)鍵字： FPGA 28E E01 DS

CAN總線是現(xiàn)場(chǎng)總線的一種，因?yàn)槠涑杀镜汀⑷蒎e(cuò)能力強(qiáng)、支持分布式控制、通信速率高等優(yōu)點(diǎn)在汽車、工業(yè)控...
關(guān)鍵字： FPGA CAN總線通信接口

運(yùn)用DDS原理，進(jìn)行任意波形發(fā)生器的設(shè)計(jì)，使得任意波形發(fā)生器兼顧DDS的優(yōu)點(diǎn)。設(shè)計(jì)中通過實(shí)現(xiàn)DDS模塊與單片機(jī)接口的控制部分將頻率控制字由單片輸入到輸入寄存器模塊，由相位累加器模塊對(duì)輸入頻率控制字進(jìn)行累加運(yùn)算，輸出作為雙口RAM的讀地址線，讀數(shù)據(jù)線上即輸出了波形幅度量化數(shù)據(jù)。其中雙口RAM的內(nèi)容由單片機(jī)進(jìn)行更新，從而實(shí)現(xiàn)任意波形的發(fā)生。本設(shè)計(jì)中的相位累加器采用了8級(jí)流水線結(jié)構(gòu)借助前5級(jí)的超前進(jìn)位的方法，使得編譯的最高工作頻率由317．97MHz提高到336．7 MHz，實(shí)現(xiàn)了任意波形的發(fā)生，節(jié)約了成本，提
關(guān)鍵字： FPGA 任意波形發(fā)生器

緩慢的軟件模擬器給體系結(jié)構(gòu)研究帶來了極大不便，F(xiàn)PGA硬件仿真的模擬速度很快，但仿真系統(tǒng)的規(guī)模嚴(yán)重受限于FPGA的容量。較大規(guī)模的體系結(jié)構(gòu)系統(tǒng)仿真采用多片F(xiàn)PGA互連，不僅增加了設(shè)計(jì)的復(fù)雜性，也增加成本。因此提出一種面向?qū)ΨQ體系結(jié)構(gòu)的FPGA仿真模型。經(jīng)仿真系統(tǒng)評(píng)估，其仿真系統(tǒng)能夠增大FPGA芯片的仿真規(guī)模，減少仿真系統(tǒng)對(duì)FPGA資源的需求，有效支持在有限的FPGA資源上進(jìn)行大規(guī)模對(duì)稱體系結(jié)構(gòu)仿真研究。
關(guān)鍵字： FPGA 對(duì)稱仿真模型研究

針對(duì)FPGA的完全可配置嵌入式32位RISC處理器,使用嵌入式微處理器的FPGA設(shè)計(jì)不斷增長(zhǎng)。根據(jù)Dataquest的統(tǒng)計(jì)，一年大約啟動(dòng)10萬個(gè)FPGA設(shè)計(jì)項(xiàng)目，其中約30％包含某種形式的微處理器?！　⌒纬蛇@種趨勢(shì)有幾個(gè)方面的原因。首先，數(shù)據(jù)流應(yīng)用更適合可編程硬件，同時(shí)嵌入
關(guān)鍵字： 32位 RISC 處理器嵌入式配置 FPGA 完全針對(duì)

提出一種針對(duì)CMOS圖像傳感器采集的Bayer格式圖像預(yù)處理系統(tǒng)，與傳統(tǒng)的DSP圖像處理系統(tǒng)相比，該系統(tǒng)利用Spartan-3系列的XC3S1 500和TMS320DM642型DSP相結(jié)合實(shí)現(xiàn)圖像捕獲、圖像預(yù)處理等功能，采用支持USB2．O的CY7C68013將圖像信息傳送給上位機(jī)。在FPGA中采用雙線性插值法將CMOS圖像傳感器采集的Bayer格式圖像數(shù)據(jù)轉(zhuǎn)換為RGB格式圖像數(shù)據(jù)，并轉(zhuǎn)換成Y亮度信號(hào)。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能處理分辨率達(dá)500萬像素的Bayer圖像，并最終以20 Mb／s的帶寬將亮度信號(hào)傳
關(guān)鍵字： Bayer FPGA DSP 圖像預(yù)處理