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SERDES的FPGA實(shí)現(xiàn)(07-100)

　　芯片功能的增加和數(shù)據(jù)吞吐量的要求，促使芯片行業(yè)從較低數(shù)據(jù)率的并行連接，轉(zhuǎn)向較高速度的串行連接。SERDES(Serializer-Dese rializer，)是經(jīng)高速差分對(duì)，而不是經(jīng)較低速度的并行總線傳輸串行化的數(shù)據(jù)。一個(gè)實(shí)例是用單個(gè)PCI-Express通道，替代傳統(tǒng)的32位、64MHz PCI總線(可達(dá)到2.112Gb/s)，僅用4條線(運(yùn)行在2.5GHz)，可達(dá)到4Gb/s總數(shù)據(jù)率。簡(jiǎn)言之，SERDES協(xié)議允許用較少的引腳數(shù)傳輸較高的數(shù)據(jù)率。
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適合無(wú)線應(yīng)用的FPGA(07-100)

　　大量出現(xiàn)的無(wú)線應(yīng)用具有嚴(yán)格的功耗設(shè)計(jì)要求和低價(jià)格。除功耗和低價(jià)設(shè)計(jì)任務(wù)外，還有高數(shù)據(jù)率要求和符合行業(yè)標(biāo)準(zhǔn)。系統(tǒng)設(shè)計(jì)師也需要保證最后產(chǎn)品的高性能和靈活性。
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無(wú)線基站中的FPGA和DSP組合(07-100)

　　FPGA和DSP之間的“智能配分”可使無(wú)線系統(tǒng)設(shè)計(jì)師獲得最佳性能組合和成本——效能。應(yīng)用DSP和FPGA組合可使成本降低。對(duì)于無(wú)線基站，組合有DSP可編程邏輯的系統(tǒng)配分，可促使更大的產(chǎn)品設(shè)計(jì)和市場(chǎng)成功率。
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基于模糊控制的遲早門(mén)同步器及其FPGA實(shí)現(xiàn)

在數(shù)字通信系統(tǒng)中,必須以符號(hào)速率對(duì)解調(diào)器的輸出進(jìn)行周期性地采樣.為此,接收器需要一個(gè)采樣時(shí)鐘信號(hào),這個(gè)時(shí)鐘信號(hào)的頻率和符號(hào)速率相等,相位則必須保證采樣時(shí)刻是最佳的.在接收器中獲得這個(gè)采樣時(shí)鐘的過(guò)程被稱(chēng)為符號(hào)
關(guān)鍵字： FPGA 模糊控制同步器

如何發(fā)現(xiàn)并解決FPGA設(shè)計(jì)中的時(shí)序問(wèn)題

耗費(fèi)數(shù)月精力做出的設(shè)計(jì)卻無(wú)法滿(mǎn)足時(shí)序要求，這確實(shí)非常令人傷心。然而，試圖正確地對(duì)設(shè)計(jì)進(jìn)行約束以保證滿(mǎn)足時(shí)序要求的過(guò)程幾乎同樣令人費(fèi)神。找到并確定時(shí)序約束本身通常也是非常令人頭痛的問(wèn)題。時(shí)序問(wèn)題的惱人之
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PCB版圖設(shè)計(jì)DD基于高速FPGA的PCB設(shè)計(jì)技術(shù)

如果高速PCB設(shè)計(jì)能夠像連接原理圖節(jié)點(diǎn)那樣簡(jiǎn)單，以及像在計(jì)算機(jī)顯示器上所看到的那樣優(yōu)美的話，那將是一件多么美好的事情。然而，除非設(shè)計(jì)師初入PCB設(shè)計(jì)，或者是極度的幸運(yùn)，實(shí)際的PCB設(shè)計(jì)通常不像他們所從事的電路設(shè)
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基于FPGA的防盜定位追蹤系統(tǒng)(08-100)

　　雖然現(xiàn)在市面上有很多類(lèi)似的基于GPS的防盜系統(tǒng)，但并不能很好地實(shí)現(xiàn)防盜和丟失后找回功能。本作品利用Spartan-3E開(kāi)發(fā)板彌補(bǔ)了以上缺陷。系統(tǒng)由防盜目標(biāo)終端和尋找指引終端組成。兩終端均基于FPGA設(shè)計(jì)實(shí)現(xiàn)。當(dāng)裝有防盜目標(biāo)終端的物品丟失后，防盜目標(biāo)終端將其所在經(jīng)緯度位置信息加密并發(fā)送給尋找指引終端，指引終端解密該信息并計(jì)算出與目標(biāo)終端的相對(duì)位置并通知用戶(hù),從而最大限度地幫助人們找回丟失的物品的同時(shí)也保證了傳送信息的安全。
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高可靠FPGA通信系統(tǒng)(08-100)

本作品主要目的在于針對(duì)ZigBee無(wú)線傳感器網(wǎng)絡(luò)中中心節(jié)點(diǎn)到控制中心的信息通信過(guò)程中存在的信息泄露和安全隱患，自行設(shè)計(jì)一套可移動(dòng)基于FPGA平臺(tái)的高可靠通信系統(tǒng)。在獨(dú)立開(kāi)發(fā)的基于CC2430芯片的無(wú)線傳感器星型網(wǎng)絡(luò)中，無(wú)線網(wǎng)絡(luò)節(jié)點(diǎn)與Spartan平臺(tái)進(jìn)行信息交互，其中端到端的數(shù)據(jù)傳輸均實(shí)現(xiàn)AES加密。中心節(jié)點(diǎn)的服務(wù)器對(duì)有線網(wǎng)絡(luò)進(jìn)行實(shí)時(shí)安全監(jiān)測(cè)，當(dāng)網(wǎng)絡(luò)中存在危險(xiǎn)情況時(shí)通過(guò)GSM報(bào)警，由此實(shí)現(xiàn)了高可靠的網(wǎng)絡(luò)通信保障環(huán)境。
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40nm FPGA搶灘登陸 ASIC尚能飯否

??????? “我們新的管理團(tuán)隊(duì)大部分人來(lái)自ASIC公司?！痹赬ilinx二十五周年慶典之時(shí)，Xilinx全球副總裁湯立人風(fēng)趣的說(shuō)道，“他們也是因?yàn)榭吹搅薃SIC已達(dá)到局限性，因此決定‘棄暗投明’了?！? ????????繼Altera于2008年底發(fā)布了首款基于40-nm技術(shù)的FPG
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高可靠FPGA通信系統(tǒng)

1 系統(tǒng)設(shè)計(jì)　　在工業(yè)控制領(lǐng)域，利用ZigBee和傳感器網(wǎng)絡(luò)，使得數(shù)據(jù)的自動(dòng)采集、分析和處理變得更加容易，作為決策輔助系統(tǒng)的重要組成部分，ZigBee無(wú)線傳感器網(wǎng)絡(luò)在無(wú)線數(shù)據(jù)采集及監(jiān)控等領(lǐng)域得到了廣泛應(yīng)用。無(wú)線傳感
關(guān)鍵字： FPGA 通信系統(tǒng)

基于FPGA的數(shù)字解擴(kuò)解調(diào)模塊設(shè)計(jì)及實(shí)現(xiàn)

1引言擴(kuò)頻通信系統(tǒng)是將基帶信號(hào)的頻譜擴(kuò)展到很寬的頻帶上，然后進(jìn)行傳輸，通過(guò)增大頻帶寬度來(lái)提高信噪比的一種系統(tǒng)。由于擴(kuò)頻系統(tǒng)具有抗干擾能力強(qiáng)、保密性高、截獲概率低、多址復(fù)用和任意選址等優(yōu)點(diǎn)，在移動(dòng)通信等
關(guān)鍵字： FPGA 數(shù)字解調(diào) 模塊設(shè)計(jì)

用內(nèi)部邏輯分析儀調(diào)試FPGA(08-100)

　　進(jìn)行硬件設(shè)計(jì)的功能調(diào)試時(shí)，F(xiàn)PGA的再編程能力是關(guān)鍵的優(yōu)點(diǎn)。CPLD和FPGA早期使用時(shí)，如果發(fā)現(xiàn)設(shè)計(jì)不能正常工作，工程師就使用“調(diào)試鉤”的方法。先將要觀察的FPGA內(nèi)部信號(hào)引到引腳，然后用外部的邏輯分析儀捕獲數(shù)據(jù)。然而當(dāng)設(shè)計(jì)的復(fù)雜程度增加時(shí)，這個(gè)方法就不再適合了，其中有幾個(gè)原因。第一是由于FPGA的功能增加了，而器件的引腳數(shù)目卻緩慢地增長(zhǎng)。因此，可用邏輯對(duì)I/O的比率減小了，參見(jiàn)圖1。此外，設(shè)計(jì)很復(fù)雜時(shí)，通常完成設(shè)計(jì)后只有幾個(gè)空余的引腳，或者根本就沒(méi)有空余的引腳能用于調(diào)試。
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提升創(chuàng)造力的數(shù)字設(shè)計(jì)工具：FPGA Editor(08-100)

　　工程師在設(shè)計(jì)過(guò)程中，經(jīng)常需要一定的創(chuàng)造力(不妨稱(chēng)之為數(shù)字管道膠帶)才能夠保證設(shè)計(jì)的順利完成。過(guò)去8年時(shí)間里，我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許多工作，而他們采用的最主要工具就是FPGA Editor。
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克服FPGA I/O引腳分配挑戰(zhàn)(08-100)

　　對(duì)于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計(jì)人員來(lái)說(shuō)，I/O引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。由于眾多原因，許多設(shè)計(jì)人員發(fā)表為大型FPGA器件和高級(jí)BGA封裝確定I/O引腳配置或布局方案越來(lái)越困難。但是組合運(yùn)用多種智能I/O規(guī)劃工具，能夠使引腳分配過(guò)程變得更輕松。
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用FPGA實(shí)現(xiàn)FIR濾波器(08-100)

　　你接到要求用FPGA實(shí)現(xiàn)FIR濾波器的任務(wù)時(shí)，也許會(huì)想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識(shí)，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個(gè)設(shè)計(jì)的最佳方法是什么?還有這個(gè)設(shè)計(jì)應(yīng)該怎樣在FPGA中實(shí)現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來(lái)幫助你進(jìn)行設(shè)計(jì)，因?yàn)镕IR是用FPGA實(shí)現(xiàn)的最普通的功能。
關(guān)鍵字：萊迪思 FPGA FIR濾波器