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EEPW首頁(yè) >> 主題列表 >> fpga-pwm

基于FPGA的主從式高速數(shù)據(jù)采集與傳輸系統(tǒng)

  • 針對(duì)數(shù)據(jù)采集系統(tǒng)有信號(hào)形式多樣、實(shí)時(shí)傳輸和靈活配置的要求，介紹了一種基于FPGA的數(shù)據(jù)采集和傳輸系統(tǒng)，以及系統(tǒng)數(shù)字電路的程序設(shè)計(jì)。該系統(tǒng)以現(xiàn)場(chǎng)可編程邏輯陣列（FPGA）作為數(shù)據(jù)采集、預(yù)處理、組幀和傳輸?shù)目刂坪诵模ㄟ^(guò)低速串口接收控制命令，以高速USB接口向控制臺(tái)發(fā)送采集數(shù)據(jù)幀，設(shè)計(jì)了數(shù)字FIR濾波器濾除采集電路的信號(hào)干擾。
  • 關(guān)鍵字： 數(shù)字FIR濾波器  數(shù)據(jù)采集系統(tǒng)  FPGA  

基于FPGA的34位串行編碼設(shè)計(jì)

  • 為實(shí)現(xiàn)某專(zhuān)用接口裝置的接口功能檢測(cè)，文中詳細(xì)地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計(jì)了該類(lèi)型編碼的接收、發(fā)送電路。重點(diǎn)分析了電路各模塊的設(shè)計(jì)思路。電路采用SOPC模塊作為中心控制器，設(shè)計(jì)簡(jiǎn)潔、可靠。試驗(yàn)表明：該設(shè)計(jì)系統(tǒng)運(yùn)行正常、穩(wěn)定。
  • 關(guān)鍵字： 串行編碼  SOPC  FPGA  

利用FPGA和多通道光模塊組合長(zhǎng)距離傳送高速數(shù)據(jù)

  • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進(jìn)行數(shù)據(jù)傳送，并可通過(guò)使用多個(gè)并行通道達(dá)成超過(guò)100Gbps的數(shù)據(jù)傳輸率，不過(guò)傳送的距離卻受到限制，一個(gè)可以改善傳輸距離的作法是使用光互連來(lái)取代銅電纜，Alt
  • 關(guān)鍵字： DSP  LGA  FPGA  DDM  

基于FPGA的指紋識(shí)別系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

  • 為了提高指紋識(shí)別系統(tǒng)的實(shí)時(shí)性和處理速度，設(shè)計(jì)和實(shí)現(xiàn)了一種基于FPGA的嵌入式指紋識(shí)別系統(tǒng)。該系統(tǒng)采用處理器結(jié)合自定義硬件邏輯的方法，以下載到FPGA的MICOBLAZE嵌入式軟核為系統(tǒng)控制模塊，運(yùn)用FPGA路基單元實(shí)現(xiàn)指紋圖像的處理。
  • 關(guān)鍵字： 指紋識(shí)別  MICOBLAZE  FPGA  

CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

  • 1 引言近年來(lái)，由于微電子學(xué)和計(jì)算機(jī)技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來(lái)了巨大的變化。 HDL（hardware description language）硬件描述語(yǔ)言是一種描述電路行為的
  • 關(guān)鍵字： Verilog  CPLD  FPGA  HDL  漢明碼  

基于FPGA的Canny算法的硬件加速設(shè)計(jì)

  • 由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測(cè)的處理時(shí)間較長(zhǎng)。針對(duì)這個(gè)問(wèn)題，提出和實(shí)現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計(jì)是以FPGA為硬件基礎(chǔ)，并采用了流水線(xiàn)技術(shù)來(lái)對(duì)系統(tǒng)的結(jié)構(gòu)改進(jìn)和優(yōu)化。最后通過(guò)對(duì)有加速器和無(wú)加速器的系統(tǒng)分別做圖像處理，并對(duì)統(tǒng)計(jì)時(shí)間對(duì)比分析。結(jié)果表明經(jīng)過(guò)加速改進(jìn)的系統(tǒng)相對(duì)節(jié)約了處理時(shí)間，并能實(shí)時(shí)高效地處理復(fù)雜圖像的邊緣。
  • 關(guān)鍵字： 流水線(xiàn)技術(shù)  圖像處理  FPGA  

一種基于FPGA的幀同步提取方法的研究

  • 簡(jiǎn)要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關(guān)處理的基礎(chǔ)上,提出了采用補(bǔ)碼配對(duì)相減匹配濾波法實(shí)現(xiàn)同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設(shè)計(jì)簡(jiǎn)單,而且使電路得到極大的優(yōu)化,大大節(jié)省了FPGA內(nèi)部資源。
  • 關(guān)鍵字： M序列碼  幀同步提取  FPGA  

一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現(xiàn)

  • 現(xiàn)場(chǎng)可編程邏輯門(mén)陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來(lái)越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場(chǎng)合需要FPGA能夠支持在線(xiàn)動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對(duì)FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級(jí)。這里根據(jù)應(yīng)用趨勢(shì)提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
  • 關(guān)鍵字： 動(dòng)態(tài)配置  FPGA  CPLD  

針對(duì)FPGA優(yōu)化的高分辨率時(shí)間數(shù)字轉(zhuǎn)換陣列電路

  • 介紹一種針對(duì)FPGA優(yōu)化的時(shí)間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對(duì)全局時(shí)鐘進(jìn)行倍頻與移相，通過(guò)時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問(wèn)題，完成時(shí)間數(shù)字轉(zhuǎn)換的功能。
  • 關(guān)鍵字： 時(shí)間數(shù)字轉(zhuǎn)換  鎖相環(huán)  FPGA  

多項(xiàng)式擬合在log-add算法單元中的應(yīng)用及其FPGA實(shí)現(xiàn)

  • 綜合考慮面積和速度等因素，采用一次多項(xiàng)式擬合實(shí)現(xiàn)了簡(jiǎn)單快速的log-add算法單元。實(shí)驗(yàn)結(jié)果表明，在相同的精度要求下，其FPGA實(shí)現(xiàn)資源占用合理，硬件開(kāi)銷(xiāo)好于其他次數(shù)的多項(xiàng)式擬合實(shí)現(xiàn)方案。
  • 關(guān)鍵字： log-add算法單元  多項(xiàng)式擬合  FPGA  

Canny算法的改進(jìn)及FPGA實(shí)現(xiàn)

  • 通過(guò)對(duì)傳統(tǒng)Canny邊緣檢測(cè)算法的分析提出了相應(yīng)的改進(jìn)方法。通過(guò)模板代替卷積、適當(dāng)?shù)慕谱儞Q、充分利用并行處理單元等使其能夠用FPGA實(shí)現(xiàn)。
  • 關(guān)鍵字： Canny邊緣檢測(cè)算法  卷積  FPGA  

基于FPGA的三相PWM發(fā)生器

  • 介紹了基于FPGA設(shè)計(jì)的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點(diǎn),可應(yīng)用于交流電機(jī)驅(qū)動(dòng)用的三相電壓源逆變器。實(shí)驗(yàn)結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性。
  • 關(guān)鍵字： PWM發(fā)生器  三相逆變器  FPGA  

基于小波變換的ECG信號(hào)壓縮及其FPGA實(shí)現(xiàn)

  • 小波變換在ECG信號(hào)處理中的應(yīng)用得到了很多研究人員的關(guān)注。本文研究了5層5/3提升小波變換及其反變換的FPGA實(shí)現(xiàn)，并將其應(yīng)用于ECG信號(hào)的壓縮，在均方誤差可控的范圍內(nèi)獲得了較大的壓縮比，并利用設(shè)計(jì)的硬核實(shí)現(xiàn)了信號(hào)的重建。
  • 關(guān)鍵字： ECG信號(hào)處理  小波變換  FPGA  

基于Java平臺(tái)的FPGA嵌入式系統(tǒng)設(shè)計(jì)

  • 傳統(tǒng)的嵌入式產(chǎn)品只能實(shí)現(xiàn)某種特定的功能，不能滿(mǎn)足用戶(hù)可變的豐富多彩的應(yīng)用需求。為解決這個(gè)問(wèn)題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種使用Java作為軟件平臺(tái)的基于FPGA的可編程嵌入式系統(tǒng)，以實(shí)現(xiàn)系統(tǒng)對(duì)多種本地應(yīng)用和網(wǎng)絡(luò)的支持。
  • 關(guān)鍵字： Java平臺(tái)  JNI  FPGA  

基于FPGA的雙振蕩電路定時(shí)器設(shè)計(jì)

  • 考慮沖擊環(huán)境下定時(shí)器會(huì)遇到的問(wèn)題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿(mǎn)足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設(shè)計(jì)的雙振蕩定時(shí)器。此定時(shí)器能有效地解決爆破作業(yè)中延時(shí)雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時(shí)序比集成芯片更加容易控制。在FPGA實(shí)現(xiàn),該設(shè)計(jì)的定時(shí)精度達(dá)到納秒級(jí),很好地滿(mǎn)足系統(tǒng)性能要求。本方法具有結(jié)構(gòu)簡(jiǎn)單、成本低、可靠性高、精度高等優(yōu)點(diǎn)。
  • 關(guān)鍵字： 定時(shí)器  納秒級(jí)  FPGA  
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fpga-pwm介紹

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