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EEPW首頁 >> 主題列表 >> fpga-pwm

基于FPGA的固定倍率圖像縮放的實現(xiàn)

  • 基于FPGA硬件實現(xiàn)固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設(shè)計為一個單元體的循環(huán)過程，在單元體內(nèi)部，事先計算出卷積系數(shù)。降低了FPGA設(shè)計的復雜性，提高了圖像縮放算法的運算速度，增強了系統(tǒng)的實時性，已經(jīng)應用于某款航空電子產(chǎn)品中，應用效果良好。
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10Gbps線速轉(zhuǎn)發(fā)引擎的并行流水線設(shè)計與實現(xiàn)

  • 設(shè)計了一種基于FPGA平臺的并行處理流水線結(jié)構(gòu)，配合高速查表，可支持10Gbps接口的報文轉(zhuǎn)發(fā)。該設(shè)計已應用在國家863計劃重大課題“可擴展到T比特的高性能IPv4/v6路由器基礎(chǔ)平臺及實驗系統(tǒng)”中,并通過測試。
  • 關(guān)鍵字： 并行流水線  高速查表  FPGA  

基于FPGA的雙路可移相任意波形發(fā)生器

  • 本文論述了利用用FPGA來開發(fā)DDS函數(shù)發(fā)生器的總體設(shè)計思路，詳細討論了任意波形產(chǎn)生、頻率精確調(diào)整、雙路移相輸出、PWM調(diào)制波產(chǎn)生、D/A轉(zhuǎn)換與濾波電路、鍵盤與顯示等諸方面軟硬件實現(xiàn)方法。 整個設(shè)計
  • 關(guān)鍵字： DDS  任意波形發(fā)生器  FPGA  

基于FPGA的同步FIFO在大幅面高速彩色噴繪機噴頭數(shù)據(jù)傳輸中的應用

  • 研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作為大幅面高速彩色噴繪機噴頭與上位機之間數(shù)據(jù)傳輸以及接口數(shù)據(jù)傳輸?shù)木彺婺K。該設(shè)計在保證數(shù)據(jù)傳輸實時性的前提下，解決了噴頭和上位機像素數(shù)據(jù)格式方向不一致的問題，并消除了部分數(shù)據(jù)冗余。
  • 關(guān)鍵字： 同步FIFO  彩色噴繪機  FPGA  

基于FPGA的電梯控制器的設(shè)計與實現(xiàn)

  • 介紹了基于Altera公司EP1K30TC144芯片的電梯控制器設(shè)計過程，描述了該控制系統(tǒng)的功能。該設(shè)計采用VHDL語言進行編程，以QUARTUSⅡ軟件為開發(fā)平臺，對本設(shè)計進行了仿真，并使用JTAG將程序代碼下載到實驗板上進行了硬件驗證。
  • 關(guān)鍵字： JTAG  電梯控制器  FPGA  

基于FPGA的水聲信號高速采集存儲系統(tǒng)的設(shè)計與實現(xiàn)

  • 介紹了一種基于FPGA的水聲信號數(shù)據(jù)采集與存儲系統(tǒng)的設(shè)計與實現(xiàn),給出了系統(tǒng)的總體方案,并對各部分硬件和軟件的設(shè)計進行了詳細描述。系統(tǒng)以FPGA作為數(shù)據(jù)的控制處理核心,以存儲容量達2 GB的大容量NAND型Flash作為存儲介質(zhì)。該系統(tǒng)主要由數(shù)據(jù)采集模塊、數(shù)據(jù)存儲模塊和RS-232串行通信模塊組成,具有穩(wěn)定可靠、體積小、功耗低、存儲容量大等特點,實驗證明該系統(tǒng)滿足設(shè)計要求。
  • 關(guān)鍵字： 數(shù)據(jù)采集  Flash  FPGA  

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理

  • 在交流伺服驅(qū)動系統(tǒng)概念的基礎(chǔ)上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設(shè)計原理，該電路由4倍頻細分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實現(xiàn)。
  • 關(guān)鍵字： 交流伺服系統(tǒng)  VHDL  FPGA  光柵尺信號處理  

主飛行儀表圖形加速顯示系統(tǒng)的FPGA設(shè)計

  • 針對主飛行顯示儀對圖形處理和顯示的苛刻要求，采用基于儀器總線和擴展總線的高速陣列信號處理板的設(shè)計模式，提出了一種基于硬件加速的PFD圖形顯示設(shè)計方法。該方法實現(xiàn)了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎，提高了PFD圖形生成和顯示的實時性和可靠性。實踐證明，該設(shè)計顯著解決了PFD圖形顯示系統(tǒng)中的速度瓶頸。
  • 關(guān)鍵字： 圖形處理  圖形合成  FPGA  

用FPGA內(nèi)部集成的DSP實現(xiàn)圖像處理的實例分析

  • intevac是商用和軍用市場光學產(chǎn)品的前沿開發(fā)商。本文介紹該公司nightvista嵌入式電子系統(tǒng)的開發(fā)，該產(chǎn)品是高性能超低亮度緊湊型攝像機。該攝像機最初采用了流行的數(shù)字信號處理器、幾個assp和外部存儲器件。系統(tǒng)對性能的需求越來越高，工程師團隊決定試驗一種替代方案——在可編程邏輯中實現(xiàn)可配置軟核處理器。
  • 關(guān)鍵字： 圖像處理  NIOS  FPGA  

一種并行存儲器系統(tǒng)的FPGA實現(xiàn)

  • 圍繞小衛(wèi)星體積小、重量輕和價格低廉的特點，一個多CPU共享內(nèi)存的系統(tǒng)（CPU仍然采用有相應宇航級器件的8086）將是比較合適的選擇。同時為了提高共享內(nèi)存的數(shù)據(jù)通信帶寬，使其不成為整個系統(tǒng)的瓶頸，本文提出了一個用ASIC設(shè)計一個共享總線開關(guān)網(wǎng)絡（簡稱SBSN，下同），組合成Omega網(wǎng)絡的方案，以消除對某一組內(nèi)存的總線競爭，實現(xiàn)多CPU對共享分組存儲系統(tǒng)的低位交叉并行訪問。
  • 關(guān)鍵字： 并行存儲器  多CPU共享內(nèi)存  FPGA  

一個進位保留加法陣列的HDL代碼生成器

  • 多加數(shù)的加法器是FPGA的一個比較常見的應用。仿真對比了其三種實現(xiàn)方案的性能和所消耗資源，得出進位保留加法陣列是首選方案。針對進位保留加法陣列實現(xiàn)的復雜性給出了一個加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設(shè)計工作。
  • 關(guān)鍵字： HDL代碼生成器  加法器  FPGA  

FPGA系統(tǒng)調(diào)試問題及提高調(diào)試效率的方法

  • 本文就調(diào)試FPGA系統(tǒng)時遇到的問題及有助于提高調(diào)試效率的方法，針對Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。
  • 關(guān)鍵字： 邏輯分析儀  測試內(nèi)核  FPGA  

基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實現(xiàn)

  • 提出了基于FPGA對IDE硬盤數(shù)據(jù)進行AES加解密的方法。對算法進行了改進和優(yōu)化，以降低加解密過程對IDE硬盤數(shù)據(jù)傳輸速度的影響。
  • 關(guān)鍵字： AES加解密  IDE  FPGA  

面積優(yōu)先的分組密碼算法SMS4 IP核設(shè)計

  • 對新分組密碼算法SMS4進行了FPGA實現(xiàn)。所設(shè)計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實時產(chǎn)生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
  • 關(guān)鍵字： 分組密碼  IP核  FPGA  

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計

  • 介紹了應用VHDL技術(shù)設(shè)計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細敘述了其工作原理和設(shè)計思想，并用可編程邏輯器件FPGA予以實現(xiàn)。
  • 關(guān)鍵字： VHDL  數(shù)字鎖相環(huán)  FPGA  
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