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EEPW首頁 >> 主題列表 >> fpga-to-asic

DDS直接數(shù)字合成3 - 相位累加器

  • DDS的第二個技巧是長相位累加器。 它允許來自DDS輸出的信號頻率非常靈活。我們將通過一個示例了解它是如何工作的。 讓我們從這個簡單的代碼開始。reg [10:0] cnt; ? // 11bit counteralways @(posedge clk) cnt <= cnt + 11'h1;sine_lookup my_sine(.clk(clk), .addr(cnt), .value(sine_lookup_output));計數(shù)器實際上是一個“相位累加器”。 那是因為它每次
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DDS直接數(shù)字合成2 - 任意信號

  • 為了生成任意信號，DDS 依賴于兩個主要技巧。LUT第一個 DDS 技巧是 LUT（查找表）。 LUT 是一個表格，用于保存我們想要生成的模擬信號的形狀。在FPGA中，LUT是作為blockram實現(xiàn)的。 在上圖中，我們使用了 512x10 位 LUT，它通常適合一個或兩個物理 FPGA 模塊。正弦波最常產(chǎn)生的信號形狀是正弦波。 它很特別，因為它有兩個對稱性，可以很容易地利用它們來使 LUT 看起來更大。在正弦波中，第一個對稱性是sin（α）=sin（π-α）。假設(shè)我們的 “my_DDS_LUT” blo
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DDS直接數(shù)字合成1 - 簡介

  • 讓我們看看FPGA DSS實現(xiàn)是多么容易。DAC接口好的，您的新FPGA板具有快速DAC（數(shù)模轉(zhuǎn)換器）模擬輸出。 下面是一個運行頻率為10MHz的100位DAC的電路板設(shè)置。在100MHz頻率下，F(xiàn)PGA每10ns向DAC提供一個新的10位值。DAC輸出模擬信號，對于周期性信號，奈奎斯特限值表示可以達到高達50MHz的速度。一個簡單的DDSDDS 通常用于生成周期性信號。 現(xiàn)在，讓我們嘗試一些簡單的東西并生成一個方波。module SimpleDDS(DAC_clk, DAC_data);input DA
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FPGA：圖形 LCD 面板- 文本

  • 圖形 LCD 面板 4 - 文本讓我們嘗試在面板上顯示字符。 這樣，面板就可以用作文本終端。我們的 480x320 示例面板可用作 80 列 x 40 行控制臺（使用 6x8 字符字體）或 60 列 x 40 行控制臺（使用 8x8 字符字體）。 我們將使用“字符生成器”技術(shù)。字符生成器讓我們假設(shè)“你好”這個詞在屏幕上的某個地方。在 ASCII 中，它使用 5 個字節(jié)（0x48、0x65、0x6C、0x6C、0x6F）。 我們的簡單字符生成器使用一個 RAM 來保存要顯示的字符，并使用一個 ROM 來保存
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FPGA：圖形 LCD 面板- 圖形

  • 圖形 LCD 面板 3 - 圖形讓我們研究一下生成圖形視頻數(shù)據(jù)的 3 種方法。柵格化位圖在 LCD 上顯示圖形的經(jīng)典（且簡單）方法是將光柵化位圖數(shù)據(jù)保存到 RAM 中。我們將在這里使用一個 blockram。我們在這里顯示一個 128x32 像素的小位圖（非常適合 4Kbits 塊內(nèi)存）：// Use a blockram to hold the graphical data wire [7:0] Bit
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FPGA：圖形 LCD 面板- 視頻發(fā)生器

  • 圖形 LCD 面板 2 - 視頻發(fā)生器在能夠在面板上顯示任何內(nèi)容之前，我們需要生成視頻同步信號（H-sync 和 V-sync）。本項目使用的液晶屏具有以下特點：單色，分辨率為 480x320（約 150000 像素）。同步接口，4位數(shù)據(jù)接口（每個時鐘輸入4個像素）。沒有屏幕外時間。使用 4 位數(shù)據(jù)輸入時，我們需要水平 480/4=120 個時鐘。使用 320 行，一個完整的視頻幀需要 120x320=38400 個時鐘。代碼如下所示：parameter ScreenWidth =&n
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FPGA：圖像化LCD屏-介紹

  • 圖形LCD面板使用數(shù)字接口，易于與FPGA連接。不同的接口圖形 LCD 面板有 2 種風(fēng)格：具有類似視頻的界面具有類似 CPU 外設(shè)的接口1.類似視頻的界面2. 類似CPU外設(shè)的接口優(yōu)勢低成本和廣泛可用（例如用于筆記本電腦）易于通過 FPGA 進行控制自由顯示的內(nèi)容（幀緩沖/動態(tài)視頻/精靈/硬件鼠標光標......或這些的任意組合）易于連接到微控制器幀緩沖存儲器集成在面板上弊端需要視頻控制器（FPGA 或?qū)Ｓ眯酒┬枰恍┩獠看鎯ζ鳎ㄓ糜趲彌_器、字符生成器等）更高的成本和更低的可用性僅適用于幀緩沖器應(yīng)用
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FPGA：圖像化LCD屏

  • FPGA是出色的視頻控制器，可以輕松控制圖形LCD面板。該項目分為4個部分：介紹視頻發(fā)生器圖形文本這是用于此項目的一個LCD面板的視圖：
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Achronix:2024年全球“智能化”趨勢將帶來全新機遇

  • Achronix Semiconductor中國區(qū)總經(jīng)理 郭道正Achronix 半導(dǎo)體公司是一家提供高性能、高密度FPGA方案的高科技公司，成立于2004 年。自2017 年第一季度實現(xiàn)盈利以來，其季度營收由2016年第四季度的500萬美元，一年后躍升至4000萬美元，并成為當(dāng)時世界上發(fā)展速度最快的半導(dǎo)體公司之一。2024年新年之際，正值A(chǔ)chronix半導(dǎo)體成立20周年，我們EEPW也有幸采訪到了Achronix中國區(qū)總經(jīng)理郭道正先生，讓我們站在Achronix的視角上，回望過去的2023年，展望到來
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FPGA：動手實踐 - 數(shù)字示波器

  • 讓我們構(gòu)建一個簡單的數(shù)字示波器。單通道，約100 MSPS（每秒兆采樣）基于 RS-232（我們也會研究 USB）便宜的！簡單的數(shù)字示波器配方使用 KNJN.com 的零件，以下是我們所需的基本項目。1 x Pluto FPGA 板，帶 TXDI 和電纜（item#6120 和 #6130）1 x Flash 100MHz 采集板 （item#1206 ）BNC 連接器 + 尼龍支架 + 連接器 2x8 （item#1250 + #1270 + #1275 ）這是它們的樣子。我們還需要以下物品（
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FPGA：示波器 華麗的干涉圖案

  • flashy 板的輸入帶寬遠高于 Nyquest 的最大理論值 40MHz（我們在這里使用的是時鐘頻率為 80MHz的 Flashy）。那么，如果我們向 Flashy 提供高于 40MHz 的信號會發(fā)生什么？測試設(shè)置測試裝置由一個直接連接到 Flashy 的HP8640B信號發(fā)生器組成。該發(fā)生器能夠產(chǎn)生高達550MHz的正弦波。干涉圖案首先，信號發(fā)生器關(guān)閉。我們應(yīng)用一個1.000MHz的測試信號，并校準輸出。 讓我們在這里得到 7 個垂直除法。如果我們應(yīng)用 80MHz 信號...跡線保持平坦（因為我們的采
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數(shù)字示波器 - 歷史、功能、屏幕截圖

  • 軟件開發(fā)早在 2003 年，該軟件就啟動了。這是在設(shè)計周期開始時獲取的第一批屏幕截圖之一。圖形用戶界面GUI 變化很快。這是更高版本。觸發(fā)器像所有普通示波器一樣，有 3 種觸發(fā)器：單次：顯示一次跟蹤（發(fā)生觸發(fā)時）。與“手臂”按鈕配合使用。正常：每次觸發(fā)發(fā)生時顯示跟蹤，如果觸發(fā)器未發(fā)生，則不顯示任何內(nèi)容。自動：觸發(fā)時顯示跟蹤，如果半秒內(nèi)沒有觸發(fā)，則仍然顯示跟蹤。堅持添加了持久性功能，可以一次記住和顯示多達 16 幀（它會淡化舊幀）。周期重建（“樣本等效時間”技術(shù)）一個有趣的功能是能夠顯示一個周期（周期信號）
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Flashy 采集板

  • Flashy是一款高速模擬采集板。它通常與FPGA板一起使用，以創(chuàng)建數(shù)字示波器。這是一個單通道 Flashy（頂板），帶有 BNC 連接器和 Pluto-II（底板）。 該組合構(gòu)成了單通道 100MSPS（每秒兆采樣數(shù)）數(shù)字示波器。Flashy 板有三種速度等級：具有ADC60的08060MHz振蕩器（典型工作頻率范圍為20MHz至70MHz）具有ADC100的08100MHz振蕩器（典型工作頻率范圍為20MHz至125MHz）125MHz/133MHz振蕩器，帶ADC08200（典型工作頻率范
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FPGA：數(shù)字示波器 4 - 更多功能

  • 現(xiàn)在示波器骨架已開始工作，可以輕松添加更多功能。邊沿斜率觸發(fā)讓我們添加在上升沿或下降沿觸發(fā)的能力。 任何示波器都可以做到這一點。我們需要一點信息來決定我們想要觸發(fā)的方向。 讓我們使用 PC 發(fā)送的數(shù)據(jù)的 bit-0。assign Trigger = (RxD_data[0] ^ Threshold1) & (RxD_data[0] ^ ~Threshold2);這很容易。更多選項讓我們添加控制觸發(fā)閾值的功能。 這是一個 8 位值。 然后我們需要水平采集速率控制、濾波控制...... 這需
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FPGA：數(shù)字示波器 3 - 觸發(fā)器

  • 我們的第一個觸發(fā)因素很簡單 - 我們檢測到上升沿越過固定閾值。 由于我們使用的是 8 位 ADC，因此采集范圍從 0x00 到 0xFF。因此，讓我們暫時將閾值設(shè)置為0x80。檢測上升沿如果樣本高于閾值，但前一個樣本低于閾值，則觸發(fā)！reg Threshold1, Threshold2;always @(posedge clk_flash) Threshold1 <= (data_flash_reg>=8'h80);always @(posedg
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fpga-to-asic介紹

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