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EEPW首頁 >> 主題列表 >> fsp:fpga-pcb

PCB電路中的電源完整性設計

  • 在電路設計中，一般我們很關心信號的質量問題，但有時我們往往局限在信號線上進行研究，而把電源和地當成理想的情況來處理，雖然這樣做能使問題簡化，但在高速設計中，這種簡化已經(jīng)是行不通的了。盡管電路設計比較直接的結果是從信號完整性上表現(xiàn)出來的，但我們絕不能因此忽略了電源完整性設計。因為電源完整性直接影響最終PCB板的信號完整性。電源完整性和信號完整性二者是密切關聯(lián)的，而且很多情況下，影響信號畸變的主要原因是電源系統(tǒng)。
  • 關鍵字： 設計  完整性  電源  電路  PCB  

基于FPGA和TFT彩屏液晶的便攜示波器設計

  • 摘要：設計了以FPGA為核心采集模塊，以單片機為顯示控制核心，以TFT彩屏液晶為顯示器件的便攜數(shù)字存儲示波器。通過異步FIFO實現(xiàn)了FPGA中高速數(shù)據(jù)流與單片機處理速度之間的速率匹配。以三總線結構以及控制信號的握手協(xié)
  • 關鍵字： FPGA  TFT  彩屏  便攜    

Altera MIPS聯(lián)手SLS發(fā)布業(yè)界首款FPGA軟核處理器

  • 　　近日Altera公司、MIPS科技公司以及System Level Solutions (SLS) 公司聯(lián)合推出了MIPS-Based?、FPGA優(yōu)化軟核處理器，適用于Altera FPGA以及ASIC器件。MP32處理器是MIPS?兼容應用類處理器，繼承了業(yè)界規(guī)模最大的軟件開發(fā)工具以及操作系統(tǒng)支持生態(tài)系統(tǒng)。MP32處理器是業(yè)界第一款基于FPGA的軟核處理器，由Wind River公司的VxWorks RTOS和MIPS Navigator ICS軟件開發(fā)套裝提供支持。
  • 關鍵字： Altera  FPGA  

FAE講堂：提升創(chuàng)造力的數(shù)字設計工具 FPGA Editor

  • 　　工程師在設計過程中，經(jīng)常需要一定的創(chuàng)造力(你不妨稱之為數(shù)字管道膠帶)才能夠保證設計的順利完成。過去8年時間里，我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許多工作，而他們采用的最主要工具就是 FPGA Editor。 　　利用FPGA Editor，你可以察看完成的設計并確定是否在FPGA構造一級真正實現(xiàn)了設計意圖 – 而這對于任何工程師或現(xiàn)場應用工程師來說都是非常需要的。假設你拿到協(xié)作者的設計，需要對其進行修改，但他們的 HDL源代碼非常難于理解，或者根本沒有任何注釋或文檔。也許你
  • 關鍵字： Xilinx  FPGA  設計工具  

創(chuàng)建PCB元件及元件庫實例

  • 一、實訓目的
    1。學會創(chuàng)建PCB新元件。
    2。學會創(chuàng)建PCB元件庫。
    二、實訓內(nèi)容與步驟：
    1。 啟動Protel 99 SE，在D盤建立名為Protel的文件夾，并在文件夾中建立名為自制PCB元件.ddb設計數(shù)據(jù)庫文件
  • 關鍵字： PCB  元件  實例  元件庫    

基于ARM和FPGA的線陣CCD測徑系統(tǒng)的設計

  • 近幾年來，電線、電纜、光纖等產(chǎn)品的需求量大大增加，外徑尺寸的質量控制成為許多生產(chǎn)廠家急需解決的問題。傳統(tǒng) ...
  • 關鍵字： ARM  FPGA  線陣CCD測徑系統(tǒng)  

Altera在FPGA上導入光傳輸

  • 　　LSI接口終于要實現(xiàn)“光纖”化了。美國阿爾特拉(Altera)公布了在FPGA中導入光纖接口的計劃。預定在2011年內(nèi)采用試制芯片進行演示，2012年以后產(chǎn)品化。產(chǎn)品主要面向高清視頻傳輸、云計算、三維游戲以及高性能視頻監(jiān)控等用途。在這些產(chǎn)品中，除了主板上的LSI間布線外，還可廣泛地用于機殼內(nèi)布線等用途。 　
  • 關鍵字： Altera  FPGA  

優(yōu)化FIR數(shù)字濾波器的FPGA實現(xiàn)

  • 摘要：基于提高速度和減少面積的理念，對傳統(tǒng)的FIR數(shù)字濾波器進行改良?？紤]到FPGA的實現(xiàn)特點，研究并設計了采用Radix-2的Booth算法乘法器以及結合了CSA加法器和樹型結構的快速加法器，并成功應用于FIR數(shù)字濾波器的設
  • 關鍵字： FPGA  FIR  數(shù)字濾波器    

第二代串行 RapidIO 和低成本、低功耗的 FPGA

  • 過去，F(xiàn)PGA在系統(tǒng)設計中發(fā)揮了重要作用，但現(xiàn)在還需要新的性能，同時需要降低整個系統(tǒng)的構建和運營成本。功能豐富、低成本的FPGA實現(xiàn)了快速的產(chǎn)品上市時間與較短的投資回報周期，并且擁有能夠適應不斷發(fā)展的標準的靈活性和性能。系統(tǒng)/設計工程師現(xiàn)在還擁有了一個令人興奮的、改進的工具集來解決不斷演進的信號處理市場的挑戰(zhàn)。
  • 關鍵字： RapidIO  FPGA  串行  低功耗    

FPGA在嵌入式系統(tǒng)中的開發(fā)方向

  • FPGA在嵌入式系統(tǒng)中的開發(fā)方向,早期的嵌入式系統(tǒng)一般是以通用處理器或單片機為核心，在外圍電路中加入存儲器、功率驅動器、通信接口、顯示接口、人機輸入接口等外圍接口，再加上應用軟件，有些還加上了嵌入式操作系統(tǒng)，從而構成完整的系統(tǒng)。　　隨
  • 關鍵字： 方向  開發(fā)  系統(tǒng)  嵌入式  FPGA  

在賽靈思FPGA設計中保留可重復結果

  • 　　滿足設計的時序要求本身已非易事，而要實現(xiàn)某項設計的整體時序具有完全可重復性有時候卻是不可能的任務。幸運的是，設計人員可以借助有助于實現(xiàn)可重復時序結果的設計流程概念。影響最大的四個方面分別是 HDL 設計實踐、綜合優(yōu)化、平面布局和實施方案。 　　就獲得可重復結果而言，資源利用和頻率要求都很高的設計是最大的挑戰(zhàn)。它們也是可重復結果流程需求最高的設計。得到可重復結果的第一步是在 HDL設計階段運用設計合理的實踐。遵循出色的分層邊界實踐有助于保持邏輯整體性，而這在設計變更時有助于保持可重復結果。一條不錯的規(guī)
  • 關鍵字： Xilinx  FPGA  

基于賽靈思Virtex-5 FPGA的LTE仿真器實現(xiàn)

  • 　　功能強大的可編程邏輯平臺使得Prisma Engineering公司能夠針對所有蜂窩網(wǎng)絡提供可重配置無線測試設備。長期演進(LTE)是移動寬帶的最3GPP標準，它打破了現(xiàn)有蜂窩網(wǎng)絡的固有模式。LTE與前代UMTS和GSM標準相比，除采用高頻譜效率的射頻技術外，其架構還得到了大幅簡化。LTE系統(tǒng)的無線接入部分Node-B，是連接無線電和整個互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡之間的邊緣設備。這種架構無法監(jiān)測和測試等效于UMTS中間鏈路上的元件。必須通過無線電接口，才能有效地測試LTE網(wǎng)絡元件。 　　這正是Prisma
  • 關鍵字： Xilinx  FPGA  Virtex-5  

以基于賽靈思 FPGA 的硬件加速技術打造高速系統(tǒng)

  • 　　設計人員時常需要通過增加計算能力或額外輸入（或兩者）延長現(xiàn)有的嵌入式系統(tǒng)的壽命。而可編程系統(tǒng)平臺在這里大有用武之地。我們曾經(jīng)希望用安全網(wǎng)絡連接功能升級一套網(wǎng)絡可編程系統(tǒng)。安全網(wǎng)絡連接功能需要加密才能運行安全外殼 (SSH)、傳輸層安全 (TLS)、安全套接層(SSL) 或虛擬專用網(wǎng) (VPN) 等協(xié)議。這種安全需求與把各種系統(tǒng)接入因特網(wǎng)的需求同步增長，例如，為了啟用遠程管理與分布式控制系統(tǒng)。 　　因該領域仍在發(fā)展并且標準尚未固定，因此成本主要取決于一次性工程費用。所以，F(xiàn)PGA 技術能實現(xiàn)最高價值。
  • 關鍵字： Xilinx  FPGA  

賽靈思推出ISE 12.3設計套件，引入AMBA 4 AXI4 IP 核

  • 　　ISE12.3增強PlanAhead 設計與分析控制臺，并進一步優(yōu)化功耗，標志著支持 AXI4 接口IP的推出，和即插即用FPGA 設計的實現(xiàn) 　　賽靈思公司（Xilinx, Inc.  ）宣布推出 ISE® 12.3設計套件，這標志著這個FPGA 行業(yè)領導者針對片上系統(tǒng)設計的互聯(lián)功能模塊， 開始推出滿足AMBA® 4 AXI4 規(guī)范的IP核，以及用于提高生產(chǎn)力的 PlanAhead™ 設計和分析控制臺，同時還推出了用于降低了Spartan®-6 FPG
  • 關鍵字： Xilinx  FPGA  ISE  

手把手課堂:Xilinx FPGA設計時序約束指南

  • 　　作為賽靈思用戶論壇的定期訪客，我注意到新用戶往往對時序收斂以及如何使用時序約束來達到時序收斂感到困惑。為幫助 FPGA設計新手實現(xiàn)時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實現(xiàn)FPGA 設計的最優(yōu)結果。 　　何為時序約束？ 　　為保證設計的成功，設計人員必須確保設計能在特定時限內(nèi)完成指定任務。要實現(xiàn)這個目的，我們可將時序約束應用于連線中——從某 FPGA 元件到 FPGA 內(nèi)部或 FPGA 所在 PCB 上后續(xù)元件輸入的一條或多條路徑。 　　在 FPGA 設計
  • 關鍵字： Xilinx  FPGA  設計時序  
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