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大型設(shè)計中FPGA的多時鐘設(shè)計策略

  • 利用FPGA實現(xiàn)大型設(shè)計時,可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路,這種多時鐘FPGA設(shè)計必須特別小心,需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要
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脈沖壓縮原理及FPGA實現(xiàn)

  • 摘要:為解決雷達作用距離和距離分辨力的問題,分析了線性調(diào)頻脈沖壓縮的原理及工程實現(xiàn)方法,并利用Matlab軟件對加權(quán)前后的線性調(diào)頻信號脈沖壓縮波形進行對比。簡述了分布式(DA)算法的基本原理,給出一種基于FPGA分
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基于FPGA的帶CRC校驗的異步串口通信

  • 摘要:由于FPGA具有速度快,效率高,靈活穩(wěn)定,集成度高等優(yōu)點,所以為了提高串口通信的速度和效率,在串行通信中采用FPGA來實現(xiàn)串口通信是十分必要的。由于通信傳輸?shù)牟淮_定性以及干擾等原因,串行通信經(jīng)常會出現(xiàn)異
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基于FPGA的數(shù)據(jù)中繼器設(shè)計

  • 1前言高速以太網(wǎng)可以滿足新的容量需求,解決了低帶寬接入、高帶寬傳輸?shù)钠款i問題,擴大了應(yīng)用范圍,并...
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基于FPGA的AD7862接口電路設(shè)計

  • 摘要:針對在自動控制系統(tǒng)設(shè)計領(lǐng)域和通信領(lǐng)域中有著廣泛運用的AD7862芯片,介紹了一種基于FPGA的驅(qū)動接口電路的設(shè)計。闡述了 AD7862的特點及基本功能,以及基于這些功能特點的驅(qū)動時序,并以此時序為基礎(chǔ)在FPGA芯片中
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FPGA需求大幅增長

  •   幾乎每一家分析研究公司都毫無例外的預(yù)測FPGA市場2011年以及未來會有較大的增長,例如,IMS研究公司預(yù)測2014年年度收益達到10億美元以上,IBS有限公司聲稱,F(xiàn)PGA解決方案日益完善,功能越來越強,2015年,其增長率要超過IC市場。2009年全年增長率在60%到65%之間,遠遠超出了半導(dǎo)體行業(yè)最初的預(yù)測。繼40 nm產(chǎn)品大獲成功之后,Altera所有產(chǎn)品在2010年的收益都有顯著增長,我們預(yù)計今后會繼續(xù)增長。
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基于DS28E01的FPGA加密認證系統(tǒng)的設(shè)計

  • 在現(xiàn)在電子設(shè)計的成本越來越高的情況下,基于 SRAM的 FPGA由于自身限制,容易使得設(shè)計者的設(shè)計被復(fù)制,從而給設(shè)計者提出了設(shè)計具有加密功能的電子系統(tǒng),由于 SHA-1 算法引擎的 DS28E01芯片作為加密認證系統(tǒng)的核心芯片,并利用 DS28E01針對 Xilinx公司的 X3CS500E開發(fā)了實際的加密認證系統(tǒng),并將此系統(tǒng)應(yīng)用于實際的產(chǎn)品中,取得了良好的效果?! ?br />
  • 關(guān)鍵字: FPGA  28E  E01  DS    

一種基于FPGA的CAN總線通信接口的設(shè)計

  • CAN總線是現(xiàn)場總線的一種,因為其成本低、容錯能力強、支持分布式控制、通信速率高等優(yōu)點在汽車、工業(yè)控...
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FPGA實現(xiàn)的任意波形發(fā)生器的設(shè)計

  • 運用DDS原理,進行任意波形發(fā)生器的設(shè)計,使得任意波形發(fā)生器兼顧DDS的優(yōu)點。設(shè)計中通過實現(xiàn)DDS模塊與單片機接口的控制部分將頻率控制字由單片輸入到輸入寄存器模塊,由相位累加器模塊對輸入頻率控制字進行累加運算,輸出作為雙口RAM的讀地址線,讀數(shù)據(jù)線上即輸出了波形幅度量化數(shù)據(jù)。其中雙口RAM的內(nèi)容由單片機進行更新,從而實現(xiàn)任意波形的發(fā)生。本設(shè)計中的相位累加器采用了8級流水線結(jié)構(gòu)借助前5級的超前進位的方法,使得編譯的最高工作頻率由317.97MHz提高到336.7 MHz,實現(xiàn)了任意波形的發(fā)生,節(jié)約了成本,提
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面向?qū)ΨQ體系結(jié)構(gòu)的FPGA仿真模型研究

  • 緩慢的軟件模擬器給體系結(jié)構(gòu)研究帶來了極大不便,F(xiàn)PGA硬件仿真的模擬速度很快,但仿真系統(tǒng)的規(guī)模嚴重受限于FPGA的容量。較大規(guī)模的體系結(jié)構(gòu)系統(tǒng)仿真采用多片F(xiàn)PGA互連,不僅增加了設(shè)計的復(fù)雜性,也增加成本。因此提出一種面向?qū)ΨQ體系結(jié)構(gòu)的FPGA仿真模型。經(jīng)仿真系統(tǒng)評估,其仿真系統(tǒng)能夠增大FPGA芯片的仿真規(guī)模,減少仿真系統(tǒng)對FPGA資源的需求,有效支持在有限的FPGA資源上進行大規(guī)模對稱體系結(jié)構(gòu)仿真研究。
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針對FPGA的完全可配置嵌入式32位RISC處理器

  • 針對FPGA的完全可配置嵌入式32位RISC處理器,使用嵌入式微處理器的FPGA設(shè)計不斷增長。根據(jù)Dataquest的統(tǒng)計,一年大約啟動10萬個FPGA設(shè)計項目,其中約30%包含某種形式的微處理器?! ⌒纬蛇@種趨勢有幾個方面的原因。首先,數(shù)據(jù)流應(yīng)用更適合可編程硬件,同時嵌入
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基于FPGA+DSP技術(shù)的Bayer格式圖像預(yù)處理

  • 提出一種針對CMOS圖像傳感器采集的Bayer格式圖像預(yù)處理系統(tǒng),與傳統(tǒng)的DSP圖像處理系統(tǒng)相比,該系統(tǒng)利用Spartan-3系列的XC3S1 500和TMS320DM642型DSP相結(jié)合實現(xiàn)圖像捕獲、圖像預(yù)處理等功能,采用支持USB2.O的CY7C68013將圖像信息傳送給上位機。在FPGA中采用雙線性插值法將CMOS圖像傳感器采集的Bayer格式圖像數(shù)據(jù)轉(zhuǎn)換為RGB格式圖像數(shù)據(jù),并轉(zhuǎn)換成Y亮度信號。實驗結(jié)果表明,該系統(tǒng)能處理分辨率達500萬像素的Bayer圖像,并最終以20 Mb/s的帶寬將亮度信號傳
  • 關(guān)鍵字: Bayer  FPGA  DSP  圖像預(yù)處理    

基于Spartan-3 FPGA的DSP功能實現(xiàn)方案

  • 基于Spartan-3 FPGA的DSP功能實現(xiàn)方案,本文闡述了Spartan-3 FPGA針對DSP而優(yōu)化的特性,并通過實現(xiàn)示例分析了它們在性能和成本上的優(yōu)勢?! ∷械统杀镜腇PGA都以頗具吸引力的價格提供基本的邏輯性能,并能滿足廣泛的多用途設(shè)計需求。然而,當(dāng)考慮在FPGA構(gòu)
  • 關(guān)鍵字: 實現(xiàn)  方案  功能  DSP  Spartan-3  FPGA  基于  
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