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TD-SCDMA系統(tǒng)基帶處理的DSP+FPGA實(shí)現(xiàn)方案

本文首先介紹TD-SCDMA系統(tǒng)無(wú)線信道的基帶發(fā)送方案，說(shuō)明其對(duì)多媒體業(yè)務(wù)的支持及實(shí)現(xiàn)的復(fù)雜性。然后，從硬件實(shí)現(xiàn)角度，進(jìn)行了DSP和FPGA的性能比較，提出DSP+FPGA基帶發(fā)送的實(shí)現(xiàn)方案，并以基站分系統(tǒng)(BTS)的發(fā)送單元為例，具體給出了該實(shí)現(xiàn)方案在下行無(wú)線信道基帶發(fā)送單元中的應(yīng)用。
關(guān)鍵字： TD-SCDMA，DSP+FPGA

　　Altera公司宣布開(kāi)始提供業(yè)界容量最大的FPGA。Altera 65-nm Stratix? III系列的型號(hào)之一EP3SL340具有業(yè)界最大的340K邏輯單元(LE)容量，支持DDR3存儲(chǔ)器，接口速率超過(guò)1067 Mbps，功耗在所有的大容量、高性能邏輯器件(PLD)中是最低的。Stratix III FPGA是各類最終市場(chǎng)多種應(yīng)用的理想解決方案，包括通信、計(jì)算機(jī)、存儲(chǔ)以及軍事和航空航天等領(lǐng)域。
關(guān)鍵字： Altera FPGA 存儲(chǔ)器

　　JPEG(Joint Photographlc Experts Group)是一個(gè)適用范圍很廣的靜態(tài)圖像數(shù)據(jù)壓縮標(biāo)準(zhǔn)，目前廣泛應(yīng)用于照相機(jī)、打印機(jī)等方面的圖像處理。在這些應(yīng)用中，設(shè)計(jì)出一個(gè)高速高效的JPEG解碼器已經(jīng)成為一個(gè)重要的研究方向。隨著對(duì)嵌入式系統(tǒng)實(shí)時(shí)性、高性能和可擴(kuò)展性要求的提高，多核(multi—core)嵌入式處理器的應(yīng)用場(chǎng)合日益增多。 1 JPEG解碼算法原理　　JPEG 壓縮是一種有損壓縮。它利用人的視角系統(tǒng)特性，使用量化和無(wú)損壓縮編碼相結(jié)合的方式去掉視角的冗余信息
關(guān)鍵字： MCU/DSP

　　前言　　高性能、高容量FPGA在ASIC/SoC原型設(shè)計(jì)及系統(tǒng)兩方面的應(yīng)用持續(xù)增長(zhǎng)。這些設(shè)計(jì)通常包括硬件及嵌入式軟件(也可能包括應(yīng)用軟件)的復(fù)雜組合，這給系統(tǒng)驗(yàn)證帶來(lái)了巨大負(fù)擔(dān)，原因是檢測(cè)、隔離、調(diào)試及校正故障要比最初設(shè)計(jì)所花費(fèi)的時(shí)間、資金和工程資源多得多。　　由于軟硬件之間交互作用相當(dāng)復(fù)雜且無(wú)法預(yù)見(jiàn)，僅僅是找到深藏于系統(tǒng)中的故障就需要進(jìn)行長(zhǎng)時(shí)間的測(cè)試序列，而且隨后的調(diào)試過(guò)程還需要花費(fèi)更多的時(shí)間及精力。另外，如果驗(yàn)證測(cè)試使用視頻流等實(shí)際數(shù)據(jù)時(shí)，那么間發(fā)故障將很難(如果并非不可能)重現(xiàn)。　　
關(guān)鍵字： FPGA ASIC 模擬器

　　基于SRAM結(jié)構(gòu)的FPGA容量大，可重復(fù)操作，應(yīng)用相當(dāng)廣泛;但其結(jié)構(gòu)類似于SRAM，掉電后數(shù)據(jù)丟失，因此每次上電時(shí)都需重新加載。　　目前實(shí)現(xiàn)加載的方法通常有兩種：一種是用專用Cable通過(guò)JTAG口進(jìn)行數(shù)據(jù)加載，另一種是外掛與該FPGA廠商配套的PROM芯片。前者需要在PC機(jī)上運(yùn)行專用的加載軟件，直接下載到FPGA片內(nèi)，所以掉電數(shù)據(jù)仍然會(huì)丟失，只適用于FPGA調(diào)試階段而不能應(yīng)用于工業(yè)現(xiàn)場(chǎng)的數(shù)據(jù)加載。　　后者雖然可以解決數(shù)據(jù)丟失問(wèn)題，但這種專用芯片成本較高，供貨周期也較長(zhǎng)(一般大于2個(gè)月)，使F
關(guān)鍵字： SRAM TMS320C61416 FPGA

　　微控制器在汽車和消費(fèi)類市場(chǎng)上得到了廣泛的應(yīng)用，其主要優(yōu)勢(shì)在于能夠以相對(duì)較低的成本實(shí)現(xiàn)系統(tǒng)高度集成。然而，這類產(chǎn)品也有潛在的成本問(wèn)題。例如，如果元件功能不切合要求，就必須采用外部邏輯、軟件或其他集成器件來(lái)進(jìn)行擴(kuò)展。此外，隨著最終市場(chǎng)需求的迅速變化，微控制器會(huì)很快過(guò)時(shí)。許多具有一定數(shù)量專用接口的特殊功能微控制器在經(jīng)過(guò)短期試用后，并不能完全滿足市場(chǎng)需求，系統(tǒng)供應(yīng)商不得不重新設(shè)計(jì)硬件和軟件，甚至在某些情況下對(duì)處理器內(nèi)核進(jìn)行改動(dòng)。　　ASSP微控制器面臨的兩難　　傳統(tǒng)微控制器生產(chǎn)商面臨影響整個(gè)市場(chǎng)的兩難
關(guān)鍵字：微控制器 ASSP FPGA

　　工業(yè)控制中往往需要完成多通道故障檢測(cè)及多通道命令控制(這種多任務(wù)設(shè)置非常普遍)，單獨(dú)的CPU芯片由于其外部控制接口數(shù)量有限而難以直接完成多路檢控任務(wù)，故利用ARM芯片與FPGA相結(jié)合來(lái)擴(kuò)展檢控通道是一個(gè)非常好的選擇。這里介紹用Atmel公司ARM7處理器(AT91FR40162)和ALTERA公司的低成本FPGA芯片(cyclone2)結(jié)合使用完成多通道檢控任務(wù)的一種實(shí)現(xiàn)方法。　　各部分功能簡(jiǎn)介　　圖1為此系統(tǒng)的結(jié)構(gòu)連接框圖。如圖所示，ARM芯片與FPGA芯片之間通過(guò)數(shù)據(jù)總線、地址總線及讀寫(xiě)控
關(guān)鍵字： CPU 芯片 FPGA MCU和嵌入式微處理器