pll-vco 文章進入pll-vco技術(shù)社區(qū)

DDS+PLL高性能頻率合成器的設(shè)計與實現(xiàn)

DDS+PLL高性能頻率合成器的設(shè)計與實現(xiàn),摘要：結(jié)合DDS+PLL技術(shù)，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設(shè)計與實現(xiàn)。詳細介紹系統(tǒng)中核心芯片的性能、結(jié)構(gòu)及使用方法，并運用ADS和ADISimPLL軟件對設(shè)計方案進行
關(guān)鍵字：設(shè)計實現(xiàn) 合成器頻率 PLL 高性能 DDS

應(yīng)用于無線局域網(wǎng)的低壓低功耗2.5GHz VCO設(shè)計

摘要：采用交叉耦合結(jié)構(gòu)，利用TSMC90nm 1P9M 1．2V RFCMOS工藝設(shè)計的全集成LC壓控振蕩器(VCO)，符合IEEE 802．1lb／g WLAN通信標(biāo)準(zhǔn)。調(diào)諧電壓為0～1．2V，具有150MHz的調(diào)諧范圍(2．44GHz～2．59GHz)。利用Mentor Gra
關(guān)鍵字： 2.5GHz VCO 設(shè)計功耗壓低無線局域網(wǎng) 應(yīng)用

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計

DSP內(nèi)嵌PLL中的CMOS壓控環(huán)形振蕩器設(shè)計,本文設(shè)計了一種應(yīng)用于DSP內(nèi)嵌鎖相環(huán)的低功耗、高線性CM0S壓控環(huán)形振蕩器。電路采用四級延遲單元能方便的獲得正交輸出時鐘，每級采用RS觸發(fā)結(jié)構(gòu)來產(chǎn)生差分輸出信號，在有效降低靜態(tài)功耗的同時．具有較好的抗噪聲能力。在延遲單元的設(shè)計時。綜合考慮了電壓控制的頻率范圍以及調(diào)節(jié)線性度，選擇了合適的翻轉(zhuǎn)點。仿真結(jié)果表明．電路叮實現(xiàn)2MHz至90MHz的頻率調(diào)節(jié)范圍，在中心頻率附近具有很高的調(diào)節(jié)線性度，可完全滿足DSP芯片時鐘系統(tǒng)的要求。
關(guān)鍵字：振蕩器設(shè)計環(huán)形 CMOS 內(nèi)嵌 PLL DSP

基于PLL和TDA7010T的無線收發(fā)系統(tǒng)設(shè)計

摘要：設(shè)計一種基于PLL和TDA7010T的無線收發(fā)系統(tǒng)。該系統(tǒng)由發(fā)射電路、接收電路和控制電路3部分組成。發(fā)射電路采用FM和FSK調(diào)制方式，用鎖相環(huán)(PLL)穩(wěn)定栽渡頻率，實現(xiàn)模擬語音信號和英文短信的發(fā)射。接收電路以TDA701
關(guān)鍵字：系統(tǒng) 設(shè)計收發(fā) 無線 PLL TDA7010T 基于

異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

異步FIFO和PLL在高速雷達數(shù)據(jù)采集系統(tǒng)中的應(yīng)用,將異步FIFO和鎖相環(huán)應(yīng)用到高速雷達數(shù)據(jù)采集系統(tǒng)中用來緩存A／D轉(zhuǎn)換的高速采樣數(shù)據(jù)，解決嵌入式實時數(shù)據(jù)采集系統(tǒng)中，高速采集數(shù)據(jù)量大，而處理器處理速度有限的矛盾，提高系統(tǒng)的可靠性。根據(jù)FPGA內(nèi)部資源的特點，將FIFO和鎖相環(huán)設(shè)計在一塊芯片上。因為未使用外掛FIFO和PLL器件，使得板卡設(shè)計結(jié)構(gòu)簡單，并減少硬件板卡的干擾。由于鎖相環(huán)的使用，使得整個采集系統(tǒng)時鐘管理方便。異步FIFO構(gòu)成的高速緩存具有一定通用性，方便系統(tǒng)進行升級維護。
關(guān)鍵字：數(shù)據(jù)采集系統(tǒng) 應(yīng)用雷達高速 FIFO PLL 異步

自動反饋調(diào)節(jié)時鐘恢復(fù)電路設(shè)計

自動反饋調(diào)節(jié)時鐘恢復(fù)電路設(shè)計,0 引言
信息技術(shù)的迅猛發(fā)展使得人們對數(shù)據(jù)傳輸交換的速度要求越來越高，因此，各種高速接口總線規(guī)范應(yīng)運而生，從USBl．1到USB3．0，從PATA到SATA，從PCI總線到PCI―Express，其接口總線速度也由最初的Kbyte發(fā)展
關(guān)鍵字：恢復(fù) 電路設(shè)計時鐘調(diào)節(jié) 反饋自動 PLL 時鐘恢復(fù) 自動反饋 CDR 高速串行總線

一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案

由于超寬帶信號的帶寬很寬，傳統(tǒng)的信號產(chǎn)生辦法已不能直接應(yīng)用于超寬帶通信。為此，提出一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案，該方法聯(lián)合使用了DDS和PLL兩種信號產(chǎn)生技術(shù)，優(yōu)勢互補。通過ADS結(jié)合Matlab對系統(tǒng)的模型建立和性能分析證明，該方案輸出信號性能優(yōu)良，完全能滿足設(shè)計要求，并已成功應(yīng)用于某超寬帶通信系統(tǒng)。
關(guān)鍵字：產(chǎn)生方案信號 Chirp-UWB DDS PLL 基于轉(zhuǎn)換器

基于FPGA的PLL頻率合成器設(shè)計

頻率合成技術(shù)是現(xiàn)代通信的重要組成部分，它是將一個高穩(wěn)定度和高準(zhǔn)確度的基準(zhǔn)頻率經(jīng)過四則運算，產(chǎn)生同樣穩(wěn)定度和準(zhǔn)確度的任意頻率。頻率合成器是電子系統(tǒng)的心臟，是影響電子系統(tǒng)性能的關(guān)鍵因素之一。本文結(jié)合F
關(guān)鍵字： FPGA PLL 頻率合成器

基于低噪音單芯片高頻分頻器的PLL設(shè)計

VSAT是一種小衛(wèi)星通信系統(tǒng)，可為邊遠地區(qū)的家庭和商業(yè)用戶提供可靠的、具有成本效應(yīng)的寬帶數(shù)據(jù)和其它業(yè)務(wù)。VSAT采用一種小型天線來發(fā)送和接收衛(wèi)星信號，可為所有處于衛(wèi)星覆蓋區(qū)域內(nèi)的用戶提供高帶寬連接，無論用
關(guān)鍵字： PLL 設(shè)計高頻單芯片噪音基于

TLi選擇FineSim SPICE作為模擬IC設(shè)計的標(biāo)準(zhǔn)驗證工具

　　芯片設(shè)計解決方案供應(yīng)商微捷碼(Magma®)設(shè)計自動化有限公司日前宣布，消費電子產(chǎn)品全球供應(yīng)商Technology Leaders & Innovators (TLi)公司已采用FineSim™ SPICE作為大型模擬IP設(shè)計的標(biāo)準(zhǔn)驗證工具。TLi是在對大量商用SPICE仿真產(chǎn)品進行徹底詳盡的評估，結(jié)果顯示具有線性多CPU功能的FineSim SPICE提供了較傳統(tǒng)多線程仿真器快上一個數(shù)量級的運行時間后才決定選用這款微捷碼軟件。　　“我們設(shè)計著許多不同類型的
關(guān)鍵字： Magma FineSim PLL ADC/DAC 高速I/O

完全集成的PLL發(fā)送器ATA5749及其應(yīng)用

概述
ATA5749是一款集成了完整小數(shù)分頻器(fractional-N)的PLL射頻發(fā)送器IC，適用于輪胎氣壓計、遙控?zé)o鍵入口和被動式入口汽車應(yīng)用。ATA5749采用幅移鍵控(ASK)和閉環(huán)頻移鍵控(FSK)調(diào)制，僅使用13．000 0 MHz晶體
關(guān)鍵字：分頻應(yīng)用 ATA5749 發(fā)送集成 PLL 完全

基于電流折疊技術(shù)的CMOS全差分VCO設(shè)計

摘要：針對目前通信系統(tǒng)應(yīng)用上對壓控振蕩器的片上集成、寬調(diào)諧、調(diào)幅、啟動特性和功耗等提出的綜合性要求，分析和設(shè)計了一種壓控調(diào)頻調(diào)幅振蕩器，其延遲單元采用全差分結(jié)構(gòu)，以消除共模噪聲和增加延遲控制的靈活性
關(guān)鍵字： CMOS VCO 電流折疊技術(shù)

一種基于DDS和PLL技術(shù)本振源的設(shè)計與實現(xiàn)

現(xiàn)代頻率合成技術(shù)正朝著高性能、小型化的方向發(fā)展，應(yīng)用最為廣泛的是直接數(shù)字式頻率合成器(DDS)和鎖相式頻率合成器(PLL)。介紹直接數(shù)字頻率合成器和鎖相環(huán)頻率合成器的基本原理，簡述用直接數(shù)字頻率合成器(AD9954)和鎖相環(huán)頻率合成器(ADF4112)所設(shè)計的本振源的實現(xiàn)方案，重點闡述了系統(tǒng)的硬件實現(xiàn)，包括系統(tǒng)原理、主要電路單元設(shè)計等，并且對系統(tǒng)的相位噪聲和雜散性能做了簡要分析，最后給出了系統(tǒng)測試結(jié)果。
關(guān)鍵字： DDS PLL

IDT 推出 Versacloc 計時器件新產(chǎn)品系列

　　致力于豐富數(shù)字媒體體驗、提供領(lǐng)先的混合信號半導(dǎo)體解決方案供應(yīng)商 IDT® 公司(Integrated Device Technology, Inc.)推出其 VersaClock™ 計時器件的最新產(chǎn)品系列。VersaClock III 器件是專為高性能消費、電信、網(wǎng)絡(luò)和數(shù)據(jù)通信應(yīng)用設(shè)計的可編程時鐘發(fā)生器，可以更經(jīng)濟有效地在多個晶體和振蕩器之間進行選擇。這些可編程計時解決方案對節(jié)省占板空間和保持功效非常關(guān)鍵，因其體積可能不允許全定制解決方案。多個具有各種不同需求的系統(tǒng)能夠整合成更少的
關(guān)鍵字： IDT VersaClock 可編程時鐘發(fā)生器 PLL

基于DDS驅(qū)動PLL結(jié)構(gòu)的寬帶頻率合成器設(shè)計

摘要：結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點，研制并設(shè)計了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進行了分析和仿真，從仿真和測試結(jié)果
關(guān)鍵字： DDS PLL 驅(qū)動寬帶頻率