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完全集成的PLL發(fā)送器ATA5749及其應(yīng)用

概述
ATA5749是一款集成了完整小數(shù)分頻器(fractional-N)的PLL射頻發(fā)送器IC，適用于輪胎氣壓計(jì)、遙控?zé)o鍵入口和被動(dòng)式入口汽車(chē)應(yīng)用。ATA5749采用幅移鍵控(ASK)和閉環(huán)頻移鍵控(FSK)調(diào)制，僅使用13．000 0 MHz晶體
關(guān)鍵字：分頻應(yīng)用 ATA5749 發(fā)送集成 PLL 完全

一種基于DDS和PLL技術(shù)本振源的設(shè)計(jì)與實(shí)現(xiàn)

現(xiàn)代頻率合成技術(shù)正朝著高性能、小型化的方向發(fā)展，應(yīng)用最為廣泛的是直接數(shù)字式頻率合成器(DDS)和鎖相式頻率合成器(PLL)。介紹直接數(shù)字頻率合成器和鎖相環(huán)頻率合成器的基本原理，簡(jiǎn)述用直接數(shù)字頻率合成器(AD9954)和鎖相環(huán)頻率合成器(ADF4112)所設(shè)計(jì)的本振源的實(shí)現(xiàn)方案，重點(diǎn)闡述了系統(tǒng)的硬件實(shí)現(xiàn)，包括系統(tǒng)原理、主要電路單元設(shè)計(jì)等，并且對(duì)系統(tǒng)的相位噪聲和雜散性能做了簡(jiǎn)要分析，最后給出了系統(tǒng)測(cè)試結(jié)果。
關(guān)鍵字： DDS PLL

IDT 推出 Versacloc 計(jì)時(shí)器件新產(chǎn)品系列

　　致力于豐富數(shù)字媒體體驗(yàn)、提供領(lǐng)先的混合信號(hào)半導(dǎo)體解決方案供應(yīng)商 IDT® 公司(Integrated Device Technology, Inc.)推出其 VersaClock™ 計(jì)時(shí)器件的最新產(chǎn)品系列。VersaClock III 器件是專(zhuān)為高性能消費(fèi)、電信、網(wǎng)絡(luò)和數(shù)據(jù)通信應(yīng)用設(shè)計(jì)的可編程時(shí)鐘發(fā)生器，可以更經(jīng)濟(jì)有效地在多個(gè)晶體和振蕩器之間進(jìn)行選擇。這些可編程計(jì)時(shí)解決方案對(duì)節(jié)省占板空間和保持功效非常關(guān)鍵，因其體積可能不允許全定制解決方案。多個(gè)具有各種不同需求的系統(tǒng)能夠整合成更少的
關(guān)鍵字： IDT VersaClock 可編程時(shí)鐘發(fā)生器 PLL

基于DDS驅(qū)動(dòng)PLL結(jié)構(gòu)的寬帶頻率合成器設(shè)計(jì)

摘要：結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點(diǎn)，研制并設(shè)計(jì)了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、寬頻段頻率合成器，并對(duì)該頻率合成器進(jìn)行了分析和仿真，從仿真和測(cè)試結(jié)果
關(guān)鍵字： DDS PLL 驅(qū)動(dòng) 寬帶頻率

基于DDS的數(shù)字PLL

　　多年以來(lái)，作為業(yè)界主流產(chǎn)品的模擬PLL已被熟知，模擬PLL性能穩(wěn)定，可為頻率合成和抖動(dòng)消除提供低成本的解決方案，工作頻率高達(dá)8GHz及以上。然而新興的基于直接數(shù)字頻率合成（DDS）的數(shù)字PLL在某些應(yīng)用中極具競(jìng)爭(zhēng)力。本文比較了模擬PLL和基于DDS的數(shù)字PLL之間的差異，以及如何利用這些差異來(lái)指導(dǎo)設(shè)計(jì)人員選擇最佳的解決方案。　　數(shù)字PLL利用數(shù)字邏輯實(shí)現(xiàn)傳統(tǒng)的PLL模塊。雖然實(shí)現(xiàn)數(shù)字PLL的方法有很多，但本文只介紹基于DDS的數(shù)字PLL架構(gòu)。　　圖1 典型的模擬PLL結(jié)構(gòu)框圖
關(guān)鍵字： PLL DDS 分頻器鑒相器 DAC VCO

ADI公司的可編程時(shí)鐘發(fā)生器簡(jiǎn)化系統(tǒng)設(shè)計(jì)并減少時(shí)鐘器件數(shù)量

　　中國(guó) 北京——Analog Devices, Inc.（紐約證券交易所代碼：ADI），全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商，最新推出一對(duì)時(shí)鐘發(fā)生與分配IC——AD9520與AD9522，實(shí)現(xiàn)了業(yè)界最佳的器件集成度、低噪聲、低抖動(dòng)性能與信號(hào)輸出靈活性的完美組合。 AD9520與AD9522多輸出時(shí)鐘發(fā)生器內(nèi)置一個(gè)512 Byte的嵌入式EEPROM存儲(chǔ)器模塊，為系統(tǒng)工程師提供了可用作時(shí)鐘源和系統(tǒng)時(shí)鐘的雙重可編程時(shí)鐘解決方案。通過(guò)利用片上存儲(chǔ)器對(duì)具體的輸出
關(guān)鍵字： EEPROM 冗余基準(zhǔn) PLL Analog Devices

Maxim推出基于晶體的鎖相環(huán)300MHz至450MHz ASK/FSK發(fā)送器

　　Maxim推出基于晶體的鎖相環(huán)（PLL） VHF/UHF發(fā)送器MAX7057，能夠在較寬的頻率范圍內(nèi)發(fā)送OOK/ASK/FSK數(shù)據(jù)。器件配合適當(dāng)?shù)木w頻率，可以發(fā)送300MHz至450MHz范圍內(nèi)的任何信號(hào)，并能夠以高達(dá)100kbps的速率發(fā)送NRZ碼（50kbps曼徹斯特碼）。　　MAX7057集成了可編程分?jǐn)?shù)N PLL合成器和寬帶VCO，因而具有極大的靈活性。此外，還可以設(shè)置內(nèi)部電容，實(shí)現(xiàn)功率放大器（PA）與天線(xiàn)之間的阻抗匹配。這種拓?fù)浣Y(jié)構(gòu)可確保多個(gè)工作頻率下的高效率傳輸，從而使MAX7057
關(guān)鍵字： Maxim PLL 鎖相環(huán) 發(fā)送器

TI推出1.8V 可編程 VCXO 3-PLL 時(shí)鐘合成器

　　CDCE937 和 CDCEL937 均為基于 PLL 模塊的、低成本、高性能的可編程時(shí)鐘合成器，可以在單輸入頻率的不同頻率下生成多達(dá)七個(gè)輸出時(shí)鐘。每一個(gè)輸出均可以進(jìn)行系統(tǒng)內(nèi)編程，從而使用三個(gè)獨(dú)立的可配置 PLL 就可用于任何高達(dá) 230MHz 的時(shí)鐘頻率。該器件具有簡(jiǎn)單的頻率同步，使零－PPM 時(shí)鐘生成成為可能。另外，這兩種合成器還具有擴(kuò)頻時(shí)鐘及片上 EEPROM 和通過(guò) SDA/SCL 進(jìn)行系統(tǒng)內(nèi)熱編程的特點(diǎn)。對(duì)于數(shù)字媒體系統(tǒng)、流媒體、GPS 接收機(jī)、便攜式媒體以及DSP/OMAP/DaVinci
關(guān)鍵字： TI 時(shí)鐘合成器可編程 PLL

基于多路移相時(shí)鐘的瞬時(shí)測(cè)頻模塊設(shè)計(jì)

　　0 引言　　目前，脈沖雷達(dá)的脈內(nèi)信號(hào)分析一直是研究的熱點(diǎn)和難點(diǎn)，如何能更快速，準(zhǔn)確的對(duì)脈內(nèi)載波頻率測(cè)量成為研究人員關(guān)注的目標(biāo)，與此同時(shí)高精度頻率源在無(wú)線(xiàn)電領(lǐng)域應(yīng)用越來(lái)越廣泛，對(duì)頻率測(cè)量設(shè)備有了更高的要求，因此研究新的測(cè)頻方法對(duì)開(kāi)發(fā)低成本、小體積且使用和攜帶方便的頻率測(cè)量設(shè)備有著十分重要的意義。本文根據(jù)雷達(dá)發(fā)射機(jī)頻率快速變化的特點(diǎn)，采用目前新型的邏輯控制器件研究新型頻率測(cè)量模塊，結(jié)合等精度內(nèi)插測(cè)頻原理，對(duì)整形放大后的脈沖直接計(jì)數(shù)，實(shí)現(xiàn)對(duì)下變頻后單脈沖包絡(luò)的載波快速測(cè)頻。具有測(cè)量精度高，測(cè)量用時(shí)短的
關(guān)鍵字：測(cè)頻模塊時(shí)鐘內(nèi)插時(shí)鐘移相 PLL 脈內(nèi)測(cè)頻

特瑞仕推出超小型PLL時(shí)鐘發(fā)生器

　　特瑞仕半導(dǎo)體株式會(huì)社開(kāi)發(fā)了XC25BS8系列內(nèi)置分頻、倍頻電路超小型PLL時(shí)鐘發(fā)生器。　　XC25BS8系列是能在低頻輸入8kHz、4095倍的范圍內(nèi)倍頻工作的PLL時(shí)鐘發(fā)生器IC。　　輸入端分頻因子（M）可從1～2047的分頻范圍內(nèi)進(jìn)行選擇；輸出端分頻因子（N）可從1～4095的分頻范圍內(nèi)進(jìn)行選擇。輸出頻率在1MHz～100MHz的范圍內(nèi)，輸入時(shí)鐘為8kHz～36MHz的標(biāo)準(zhǔn)時(shí)鐘。在內(nèi)部可進(jìn)行微調(diào)，在少量外置部件的條件下動(dòng)作。從CE端子輸入低電平信號(hào)，可停止整個(gè)芯片動(dòng)作，抑制
關(guān)鍵字：半導(dǎo)體特瑞仕時(shí)鐘發(fā)生器 PLL

安森美半導(dǎo)體推出新的PureEdge?高性能單頻和雙頻晶體振蕩器模塊

　　全球領(lǐng)先的高能效電源半導(dǎo)體解決方案供應(yīng)商安森美半導(dǎo)體(ON Semiconductor，美國(guó)納斯達(dá)克上市代號(hào)：ONNN)擴(kuò)充了高性能時(shí)鐘和數(shù)據(jù)管理產(chǎn)品系列，推出九款基于鎖相環(huán)(PLL)的新PureEdge?時(shí)鐘模塊，替代晶體振蕩器(XO)。NBXxxxx系列非常適用于高速網(wǎng)絡(luò)、電信和高端計(jì)算應(yīng)用。　　安森美半導(dǎo)體亞太區(qū)標(biāo)準(zhǔn)產(chǎn)品部市場(chǎng)營(yíng)銷(xiāo)副總裁麥滿(mǎn)權(quán)說(shuō)：“安森美半導(dǎo)體新的時(shí)鐘模塊標(biāo)志著公司進(jìn)入頻率控制市場(chǎng)，以充分發(fā)揮我們公司在高性能、超低抖動(dòng)時(shí)鐘分配領(lǐng)域奠定的長(zhǎng)期領(lǐng)先地位。這
關(guān)鍵字：安森美半導(dǎo)體 PureEdge PLL

選擇和表征鎖相環(huán)在定時(shí)和相位控制中的應(yīng)用

　　鎖相環(huán)(PLL)廣泛應(yīng)用于無(wú)線(xiàn)通信，在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個(gè)穩(wěn)定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能，它還可以用于控制其他許多電路中時(shí)鐘信號(hào)的定時(shí)，而且在某些應(yīng)用中，如果使用得當(dāng)可以代替價(jià)格較貴的定時(shí)芯片。　　大多數(shù)高速數(shù)字電路的設(shè)計(jì)工程師會(huì)在注重相位的應(yīng)用中選擇很貴的定時(shí)芯片，因?yàn)橥ǔ６际菍?duì)限定頻率范圍(通常是適合SONET/SDH頻率的線(xiàn)路速率)粗略地表征定時(shí)指標(biāo)。相比之下，PLL器件通常覆蓋了很寬的頻率范圍，而且在相位控制
關(guān)鍵字：鎖相環(huán) PLL

系統(tǒng)時(shí)鐘源的比較選擇及高性能PLL的發(fā)展趨勢(shì)

在所有電子系統(tǒng)中，時(shí)鐘相當(dāng)于心臟，時(shí)鐘的性能和穩(wěn)定性直接決定著整個(gè)系統(tǒng)的性能。典型的系統(tǒng)時(shí)序時(shí)鐘信號(hào)的產(chǎn)生和分配包含多種功能，如振蕩器源、轉(zhuǎn)換至標(biāo)準(zhǔn)邏輯電平的部件以及時(shí)鐘分配網(wǎng)絡(luò)。這些功能可以由元器件芯片組或高度集成的單封裝來(lái)完成，如圖1所示。系統(tǒng)時(shí)鐘源需要可靠、精確的時(shí)序參考，通常所用的就是晶體。本文將比較兩種主要的時(shí)鐘源——晶體振蕩器(XO，簡(jiǎn)稱(chēng)晶振)模塊和鎖相環(huán)(PLL)合成器，并探討高性能PLL的發(fā)展趨勢(shì)。? ? 圖1：安森美半導(dǎo)體提供的
關(guān)鍵字：時(shí)鐘源選擇 PLL 發(fā)展

系統(tǒng)時(shí)鐘源的比較及高性能PLL的趨勢(shì)

在所有電子系統(tǒng)中，時(shí)鐘相當(dāng)于心臟，時(shí)鐘的性能和穩(wěn)定性直接決定著整個(gè)系統(tǒng)的性能。典型的系統(tǒng)時(shí)序時(shí)鐘信號(hào)的產(chǎn) ...
關(guān)鍵字：振蕩鎖相環(huán) PLL 同步緩存倍頻動(dòng)態(tài)

采用PLL技術(shù)的合成頻率源設(shè)計(jì)

介紹分頻鎖相頻率合成技術(shù)。通過(guò)對(duì)鎖相環(huán)工作過(guò)程及相位噪聲等的基本原理的分析,采用PLL技術(shù)成功設(shè)計(jì)了1.8 GHz鎖相頻率源。
關(guān)鍵字： PLL 合成頻率源

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魔方之PLL 　　PLL，（Permutation of Last Layer），魔方速度還原法CFOP的最后一步，是將最后一層的方塊移動(dòng)到正確位置的一步。共有21個(gè)公式。（還有其他版本）　　--------------------------------------------------------------------------------------------- 　　PLL( [ 查看詳細(xì) ]