- 基于FPGA+嵌入式處理器的違章車輛視頻檢測系統,0 引 言隨著我國經濟的發(fā)展，機動車輛不斷地增長，現有道路等硬件設施的增長已經滿足不了日益膨脹的交通問題，智能交通系統（Intelligent Transportation System,ITS）越來越受重視。所謂智能交通系統（ITS）就是將先
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車輛 視頻 檢測系統 違章 處理器 FPGA 嵌入式 基于
- 0 引言目前,液晶顯示行業(yè)得到迅速的發(fā)展,但由于液晶模塊的生產不可能達到100%的成品率,或多或少地存在缺陷,目前在TFT模塊的生產工藝中就有可能產生點缺陷和線缺陷等。為了及早對產品的質量進行檢測,液晶測試儀器成為
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TFTLCD FPGA 信號源
- 不久前，All Programmable技術和器件的企業(yè)——賽靈思公司（Xilinx）正式發(fā)貨 Virtex-7 H580T FPGA—全球首款3D異構All Programmable產品。
Virtex-7 HT采用賽靈思的堆疊硅片互聯 (SSI)技術，是提供業(yè)界帶寬最高的FPGA，可提供多達16個28 Gbps收發(fā)器和72個13.1 Gbps收發(fā)器，也是能滿足關鍵Nx100G和400G線路卡應用功能要求的單芯片解決方案。
為此，本刊訪問了該公司負責人，澄
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Xilinx 賽靈思 3D FPGA all programmable 異構
- 一種基于ARM和FPGA的可重構MAC協議設計,摘要：為了在實際信道條件下研究Ad Hoc網絡MAC協議，克服商業(yè)網卡芯片和理論仿真等帶來的局限性，搭建了基于ARM和FPGA相結合的硬件平臺，設計與實現了基于CSMA／CA的可重構MAC協議，并進行了仿真測試，驗證了該協議設
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協議 設計 MAC 重構 ARM FPGA 基于
- 今天的蜂窩電話設計以各種方式將所有的東西集成在一起，這對RF電路板設計來說很不利?，F在業(yè)界競爭非常激烈，人人都在找辦法用最小的尺寸和最小的成本集成最多的功能。模擬、數字和RF電路都緊密地擠在一起，用來隔開
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布線 技巧 簡介 布局 PCB 電路板 分區(qū) 設計 RF
- 傳統的綜合技術越來越不能滿足當今采用 90 納米及以下工藝節(jié)點實現的非常大且復雜的 FPGA 設計的需求了。問題是傳統的 FPGA 綜合引擎是基于源自 ASIC 的方法，如底層規(guī)劃、區(qū)域內優(yōu)化 (IPO,In-place Optimization) 以
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Synplify Premier FPGA 時序收斂
- 摘要：在分析了IRIG-B(DC)碼碼型特點的基礎上，提出了一種IRIG-B(DC)時間碼解碼的設計方法。該方法由少量外圍電路與一片現場可編程門陣列(FPGA)芯片組成，來實現對IRG-B(DC)碼的解碼、1 PPS信號輸出、實時時間顯示以
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IRIG-B FPGA DC 解碼
- 摘要：以XC2V1500-FPGA為硬件架構，設計了一種圖像信號發(fā)生器，作為自適應光學系統波前處理機的信號源，為波前處理機的調試和算法驗證提供支持。系統采用大容量的NAND型FLASH存儲數據，存儲容量為1 GB。圖像數據通過
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FLASH FPGA ROM 圖像信號發(fā)生器
- 摘要：利用功能強大的FPGA實現視頻圖像的一種運動估計設計，采用的搜索方法是三步搜索法。在進行方案設計時，本文采用了技術比較成熟的VHDL語言進行設計，并使用Quartus II軟件進行時序仿真。由仿真結果可知，無論是
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FPGA 運動估計
- 1.引言由于FPGA 良好的可編程性和優(yōu)越的性能表現，當前液晶拼接屏幕采用FPGA 芯片的嵌入式系統數量呈現迅速增加的趨勢，特別是在需要進行大規(guī)模運算的通信領域。目前FPGA 配置數據一般使用基于SRAM 的存儲方式，掉電
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FPGA 通信領域 嵌入式 方案
- 腦機接口BCI(Brain Computer Interface)是一種新穎的人機接口方式。它的定義是：不依賴于腦的正常輸出通路(外周神經系統及肌肉組織)的腦-機(計算機或其他裝置)通訊系統[1]。液晶面板走勢要實現腦機接口，必須有一種能
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FPGA 腦機接口 系統方案
- 本文首先提出了一種基于有限狀態(tài)機的電梯控制器算法，然后根據該算法設計了一個三層電梯控制器，該電梯控制器的正確性經過了仿真驗證和硬件平臺的驗證。本文的電梯控制器設計，結合了深圳信息職業(yè)技術學院的實際電梯
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FPGA 電梯控制器 系統設計 方案
- 1 引言在學習《電子線路》、《信號處理》等電子類課程時，高校學生只是從理論上理解真正的信號特征。不能真正了解或觀察測試某些信號。而幅頻特性和相頻特性是信號最基本的特征.這里提出了基于單片機和FPGA的頻率特性
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FPGA 單片機 信號測試 方案
- 摘要：基于FPGA硬件實現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環(huán)過程，在
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FPGA 倍率 圖像
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