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EEPW首頁 >> 主題列表 >> verilog-hdl

對 Verilog 和 VHDL 說再見！

  • 上周我跟我同事說，“ 兩種語言阻礙了嵌入式系統(tǒng)開發(fā)人員和軟件工程師借助Zynq SOCs來提升系統(tǒng)性能。”那就是“Verilog” 和 “VHDL”正如期待那樣，這已經得到了解決—因為SD
  • 關鍵字： Verilog    VHDL    SDSoC  

基于FPGA的高速長線陣CCD驅動電路

  • 高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統(tǒng)中的圖像數據采集。而CCD驅動電路設計是CCD正常工作的關鍵問題之一，CCD驅動信號時序是一組相位要求嚴格的脈沖信號，只有時序信
  • 關鍵字： CCD  線陣  FPGA  verilog HDL  

基于Verilog HDL的SVPWM算法的設計與仿真

  • 摘要：空間矢量脈寬調制算法是電壓型逆變器控制方面的研究熱點，廣泛應用于三相電力系統(tǒng)中?；谟布腇PGA/CPLD芯片能滿足該算法對處理速度、實時性、可靠性較高的要求，本文利用Verilog HDL實現(xiàn)空間矢量脈寬調制算
  • 關鍵字： 同步電動機  電壓型逆變器  Verilog HDL  

一種高效網絡接口的設計

  • 為了得到比傳統(tǒng)片上網絡的網絡資源接口(NI)更高的數據傳輸效率和更加穩(wěn)定的數據傳輸效果，提出了一種新的高效網絡接口的設計方法，并采用Verilog HDL語言對相關模塊進行編程，實現(xiàn)了高效傳輸功能，同時又滿足核內路由的設計要求。最終通過仿真軟件Xilinx ISE Design Suite 12．3和ModelSim SE 6．2b得到了滿足設計要求的仿真結果。
  • 關鍵字： 片上網絡  網絡資源接口  核內路由  Verilog HDL  

基于Xilinx V5的DDR2數據解析功能實現(xiàn)

  • 基于Xilinx V5的DDR2數據解析功能實現(xiàn),摘要：介紹了一種基于Xilinx V5芯片的硬件板卡上，利用Verilog硬件編程語言，來實現(xiàn)DDR2對數據文件解析的目的：分析了CPCI總線與FPGA之間的通信特點;然后根據收到的數據文件要求，介紹了DDR2的使用方法;最后介紹了對
  • 關鍵字： Xilinx Verilog  DDR2  數據解析  信號波形  

基于CPLD的LCD1602顯示系統(tǒng)設計與實現(xiàn)

  • 摘要：為了提高LCD1602顯示效果，增強抗擾能力，文章基于TOP2812開發(fā)板，依據LCD1602操作時序要求，在開發(fā)板CPLD部分實現(xiàn)了LCD1602顯示系統(tǒng)的設計。文中對
  • 關鍵字： LCD1602  顯示系統(tǒng)  時序  Vetilog HDL  

混合同余法產生隨機噪聲的FPGA實現(xiàn)

  • 混合同余法產生隨機噪聲的FPGA實現(xiàn),摘要：隨著電子對抗技術的快速發(fā)展，在有源式干擾機中需要用到數字高斯白噪聲。通過對混合同余法產生隨機序列的原理研究，本文提出了一種利用FPGA產生高斯白噪聲的方法。該方法在PC主控端的控制下，采用ROM查找表的方
  • 關鍵字： 高斯白噪聲  混合同余法  FPGA  Verilog HDL  

【E課堂】verilog之可綜合與不可綜合

  • 　　可綜合的意思是說所編寫的代碼可以對應成具體的電路，不可綜合就是所寫代碼沒有對應的電路結構，例如行為級語法就是一種不可綜合的代碼，通常用于寫仿真測試文件?！　〗⒖删C合模型時，需注意以下幾點：　　不使用initial　　不使用#10之類的延時語句　　不使用循環(huán)次數不確定的循環(huán)語句，如forever，while等　　不使用用戶自定義原語(UDP元件)　　盡量使用同步方式設計電路　　用always塊來描述組合邏輯時，應列出所有輸入信號作為敏感信號列表，即always@(*)　　所有的內部寄存器都應該能夠被復
  • 關鍵字： verilog  FPGA  

D觸發(fā)器Verilog描述

  • 　　//基本D觸發(fā)器　　module D_EF(Q,D,CLK)　　input D,CLK;　　output Q;　　reg Q; //在always語句中被賦值的信號要聲明為reg類型 寄存器定義　　always @ (posedge CLK) //上升沿，下降沿用negedge表示，^_^ 需要記憶　　begin Q <= D; end　　endm
  • 關鍵字： D觸發(fā)器  Verilog  

數字電路設計入門之數字設計的任務和兩項基本功

  • 　　這次我們講一講如何入門學習硬件描述語言和數字邏輯電路;學習數字邏輯電路，我推薦的一本書就是--《數字設計-原理與實踐》，其他的深入點可以看看《完整數字設計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
  • 關鍵字： VHDL  Verilog  

數字電路設計入門之數字設計的任務和兩項基本功

  • 　　這次我們講一講如何入門學習硬件描述語言和數字邏輯電路;學習數字邏輯電路，我推薦的一本書就是--《數字設計-原理與實踐》，其他的深入點可以看看《完整數字設計》;而對于硬件描述語言呢?有兩個原則，一個是買書的原則，一個是看書的原則。首先，你必須買兩類書，一類是語法書，平常使用的時候可以查一查某些語法;一類是，對語言的使用的講解和使用的方法(如何書寫RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過一年的VHDL和兩年的Verilog;作為過來人，我想介紹一些比較好的書給入門者，避免大家走彎路。
  • 關鍵字： Verilog  RTL  

新一代IC設計聚焦改善混合信號驗證技術

  • 　　IC設計業(yè)界目前正研究如何統(tǒng)合Verilog-AMS與IEEE 1800標準的SystemVerilog，或導入模擬混合信號(AMS)成為新的SystemVerilog-AMS標準。 　　目前四大驗證語言標準有Verilog-A與Verilog-AMS、VHDL-AMS、SystemC-AMS、SystemVerilog-AMS。其中以SystemVerilog-AMS為最新標準，但仍需數年研究才能供業(yè)界使用。 　　根據智財標準設立組織Accellera官網，許多研究正如火如荼進行，聚焦新功能與產
  • 關鍵字： IC設計  Verilog  

基于ModelSim的使用說明、技術文獻、應用實例匯總

  • 　　Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術、Tcl/Tk技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。 　　淺析基于Modelsim FLI接口的協(xié)同仿真 　　介紹了如何利用modelsim提供的FLI(Foreign Langu
  • 關鍵字： HDL  ASIC  

不同的verilog代碼風格看RTL視圖之三

  • 　　我們來做一個4選一的Mux的實驗，首先是利用if…else語句來做，如下。 　　(由輸入xsel來選擇輸出的路數xin0,xin1,xin2,xin3其一，輸出yout) 　　Ex3: 　　input clk; 　　input xin0,xin1,xin2,xin3; 　　input[1:0] xsel; 　　output yout; 　　reg youtr; 　　always @ (posedge clk) 　　if(xsel == 2'b00) youtr <
  • 關鍵字： verilog  RTL  

不同的verilog代碼風格看RTL視圖之二

  • 　　這次要說明的一個問題是我在做一個480*320液晶驅動的過程中遇到的，先看一個簡單的對比，然后再討論不遲。 　　這個程序是在我的液晶驅動設計中提取出來的。假設是x_cnt不斷的增加，8bit的x_cnt加一個周期回到0后，y_cnt加1，如此循環(huán)，本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個區(qū)間內為1，其它時刻內為0。一般而言會有如下兩種描述，前者是時序邏輯，后者是組合邏輯。當然除了下面兩種編碼風格外，還可以有很
  • 關鍵字： verilog  RTL  
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