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EEPW首頁 >> 主題列表 >> verilog-hdl

基于FPGA的串行接口SPI的設(shè)計(jì)與實(shí)現(xiàn)

  • SPI 總線是一個(gè)同步串行接口的數(shù)據(jù)總線，具有全雙工、信號(hào)線少、協(xié)議簡單、傳輸速度快等特點(diǎn)。介紹了SPI 總線的結(jié)構(gòu)和工作原理，對(duì)4 種工作模式的異同進(jìn)行了比較，并著重分析了SPI 總線的工作時(shí)序。利用Verilog 硬件描述語言編寫出SPI 總線的主機(jī)模塊，經(jīng)ModelSim 仿真得出相應(yīng)的仿真波形。
  • 關(guān)鍵字： SPI  同步串行接口  Verilog  

基于Avalon-ST接口幀讀取IP核的設(shè)計(jì)和應(yīng)用

  • 研究基于Avalon-ST接口幀讀取的IP核設(shè)計(jì)應(yīng)用，通過Avalon-ST接口將外部存儲(chǔ)中不同格式的幀數(shù)據(jù)轉(zhuǎn)化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設(shè)計(jì)方案，使用Verilog HDL語言對(duì)模塊進(jìn)行硬件設(shè)計(jì)，并將實(shí)現(xiàn)的模塊進(jìn)行測試。
  • 關(guān)鍵字： Avalon-ST  IP核  Verilog  

基于FPGA和Verilog的LCD控制器設(shè)計(jì)

  • 本文選用Xilinx公司的SpananIII系列XC3S200器件，利用硬件描述語言Verilog設(shè)計(jì)了液晶顯示擰制器，實(shí)現(xiàn)了替代專用集成電路驅(qū)動(dòng)控制LCD的作用。
  • 關(guān)鍵字： Verilog  液晶顯示擰制器  LCD  

HDLC協(xié)議控制器的IP核方案及其實(shí)現(xiàn)

  • 介紹了HDLC協(xié)議控制器的IP核方案及實(shí)現(xiàn)方法，分別對(duì)發(fā)送和接收模塊進(jìn)行了分析，給出了仿真波形圖。該設(shè)計(jì)采用Verilog HDL語言進(jìn)行描述，用ModelSim SE 6.0進(jìn)行了功能仿真。
  • 關(guān)鍵字： IP核  Verilog  HDLC協(xié)議控制器  

Verilog HDL基礎(chǔ)之：Verilog HDL語言簡介

  • Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。Verilog HDL是在1983年由GDA公司的Phil Moorby首創(chuàng)的。
  • 關(guān)鍵字： VerilogHDL  VHDL  Verilog-XL  華清遠(yuǎn)見  

采用Verilog的數(shù)字跑表設(shè)計(jì)及實(shí)驗(yàn)

  • 本節(jié)通過Verilog HDL語言編寫一個(gè)具有“百分秒、秒、分”計(jì)時(shí)功能的數(shù)字跑表，可以實(shí)現(xiàn)一個(gè)小時(shí)以內(nèi)精確至百分之一秒的計(jì)時(shí)。
  • 關(guān)鍵字： 計(jì)數(shù)器  數(shù)字跑表  Verilog  

FPGA協(xié)處理器實(shí)現(xiàn)代碼加速的設(shè)計(jì)

  • 本文主要研究了代碼加速和代碼轉(zhuǎn)換到硬件協(xié)處理器的方法。我們還分析了通過一個(gè)涉及到基于輔助處理器單元(APU)的實(shí)際圖像顯示案例的基準(zhǔn)數(shù)據(jù)均衡決策的過程。該設(shè)計(jì)使用了在一個(gè)平臺(tái)FPGA中實(shí)現(xiàn)的一個(gè)嵌入式PowerPC。
  • 關(guān)鍵字： 協(xié)處理器  代碼加速  HDL  

基于FPGA光電容積脈搏波參數(shù)檢測的IP核設(shè)計(jì)

  • 文章簡要介紹了從光電容積脈搏波中提取出的特征值有助于在醫(yī)學(xué)領(lǐng)域中分析人體的病理特征。為了檢測脈搏波的血流參數(shù),整個(gè)系統(tǒng)采用Altera公司cyclone系列的FPGA開發(fā)平臺(tái),運(yùn)用硬件語言Verilog HDL編程設(shè)計(jì)了波形參數(shù)的檢測模塊,通過設(shè)計(jì)IP核進(jìn)行數(shù)據(jù)處理并實(shí)現(xiàn)了脈搏波的實(shí)時(shí)檢測。使用了QuartusⅡ、Icarus verilog和GTKwave軟件進(jìn)行綜合仿真,并通過FPGA原型驗(yàn)證。創(chuàng)新點(diǎn)在于采用FPGA通過硬件的方式提高了實(shí)時(shí)檢測的速度,降低了開發(fā)成本,增強(qiáng)了可攜帶性。
  • 關(guān)鍵字： 病理特征  Verilog  原型驗(yàn)證  

基于Verilog HDL的I2C總線功能的實(shí)現(xiàn)

  • 簡述了I2C總線的特點(diǎn);介紹了開發(fā)FPGA時(shí)I2C總線模塊的設(shè)計(jì)思路;給出并解釋了用Verilog HDL實(shí)現(xiàn)部分I2C總線功能的程序,以及I2C總線主從模式下的仿真時(shí)序圖。
  • 關(guān)鍵字： Verilog  I2C  仿真時(shí)序  

基于Verilog的SMBus總線控制器的設(shè)計(jì)與實(shí)現(xiàn)

  • SMBus是一種高效的同步串行總線。通過分析SMBus總線協(xié)議，提出了一種運(yùn)行于基于PCI-Express技術(shù)的橋接芯片上的SMBus控制器的設(shè)計(jì)方案，并且用Verilog語言描述，最后在Altera公司的FPGA上得以實(shí)現(xiàn)。通過仿真測試，證明該方法是穩(wěn)定有效的。
  • 關(guān)鍵字： SMBus總線  Verilog  有限狀態(tài)機(jī)  

基于FPGA的3D圖像處理器IP核的實(shí)現(xiàn)

  • LCD顯示屏的應(yīng)用越來越廣，數(shù)量越來越多。LCD顯示屏應(yīng)用廣泛,無處不在。如家庭各種電器設(shè)備。更常見是用于各種公共場合如體育館、廣場等商業(yè)用途。給我們傳遞一種更為直觀、生動(dòng)的信息。從此我們的生活發(fā)生了巨大改變。巨大的應(yīng)用巨大的市場帶來了巨大的商機(jī)。基于FPGA的LCD顯示的3D影像是為了LCD顯示屏的信息量更多，滿足人需求。
  • 關(guān)鍵字： IP核  3D圖像處理器  FPGA  LCD  Verilog  

基于至簡設(shè)計(jì)法實(shí)現(xiàn)的PWM調(diào)制verilog

  • 　　一、 功能描述　　脈沖寬度調(diào)制(pulse width modelation)簡稱PWM，利用微處理器的數(shù)字輸出來對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中脈沖寬度調(diào)制是利用微處理器的數(shù)字輸出來對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測量、通信到功率控制與變換的許多領(lǐng)域中?！　≡诒菊碌膽?yīng)用中可以認(rèn)為PWM就是一種方波。如圖所示：　　   　　PWM波形圖　　上圖是一個(gè)周期為10ms，高電平為
  • 關(guān)鍵字： PWM  verilog  

基于FPGA的自適應(yīng)均衡器的研究與設(shè)計(jì)

  • 摘要：近年來，自適應(yīng)均衡技術(shù)在通信系統(tǒng)中的應(yīng)用日益廣泛，利用自適應(yīng)均衡技術(shù)在多徑環(huán)境中可以有效地提高數(shù)字接收機(jī)的性能。為了適應(yīng)寬帶數(shù)字接收機(jī)的高速率特點(diǎn)，本文闡述了自適應(yīng)均衡器的原理并對(duì)其進(jìn)行改進(jìn)。最
  • 關(guān)鍵字： 自適應(yīng)均衡器  寬帶數(shù)字接收機(jī)  FPGA  Verilog HDL  

Verilog HDL設(shè)計(jì)進(jìn)階：有限狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格

  • 由于Verilog HDL和 VHDL 行為描述用于綜合的歷史還只有短短的幾年，可綜合風(fēng)格的Verilog HDL 和VHDL的語法只是它們各自語言的一個(gè)子集。又由于HDL的可綜合性研究近年來非?；钴S，可綜合子集的國際標(biāo)準(zhǔn)目前尚未最后形
  • 關(guān)鍵字： Verilog  HDL  進(jìn)階  代碼    

Verilog HDL硬件描述語言：task和function說明語句的區(qū)別

  • task和function說明語句的區(qū)別task和function說明語句分別用來定義任務(wù)和函數(shù)。利用任務(wù)和函數(shù)可以把一個(gè)很大的程序模塊分解成許多較小的任務(wù)和函數(shù)便于理解和調(diào)試。輸入、輸出和總線信號(hào)的值可以傳入或傳出任務(wù)和函
  • 關(guān)鍵字： function  Verilog  task  HDL    
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