3納米再往下芯片應該怎么造？可能要給半導體加金屬了

機器之心編譯
編譯：張倩

鰭式場效應晶體管 FinFET 曾將半導體帶入全新世界。它失效之后，誰將接過摩爾定律的接力棒？

韓國芯片制造商三星電子計劃在 2022 年底投入生產 3 納米半導體工藝時，率先采用一種新型晶體管，使摩爾定律再延續(xù) 10 年。
上次對晶體管結構的重大改變投入生產還是十多年前。FinFET 晶體管出現(xiàn)的時候，平面晶體管結構已經為半導體領域服務了幾十年，達到了物理極限。問題在于該晶體管的柵具有相對簡單的結構，即在源極和漏極之間薄薄的溝道上放置一個電極，起到靜電閥的作用。電壓施加在柵上時產生的電場控制電子能否通過通道，決定晶體管是否打開。
本世紀初期，芯片制造商成功地超越了摩爾定律關于柵長的一些預期。65nm 節(jié)點的柵長縮短至 30nm，可以快速切換，但漏電（leakage）問題很大。載流子不僅很容易穿過所謂的絕緣柵，從漏極產生的電場線也到達了源極區(qū)域。這使得電流在晶體管應該完全關閉時仍在流動。幾十年以來，柵長的進一步縮小陷入困境，以至于芯片制造商冒著耗盡空間的風險來放置連接晶體管所需的導電觸點。
從 22nm 開始，芯片制造商開始轉向 FinFET。與平面晶體管相比，F(xiàn)inFET 器件改進了對溝道的控制，從而減小了短溝道效應。平面晶體管的柵極位于溝道的正上方，而 FinFET 器件的柵極則是三面包圍著溝道，能從兩邊來對溝道進行靜電控制。這種設計可以大幅改善電路控制并減少漏電流，也可以大幅縮短晶體管的柵長。
但如今，F(xiàn)inFET 也遇到了與十年前平面晶體管類似的問題：只從三面包圍柵極仍然會留下一些溝道漏電的機會。下一步是將溝道完全提升到硅表面之上，這樣剩下的一面也能包上。

去年春天，IBM 在其位于美國紐約州奧爾巴尼的研究中心推出了第一款 2 納米制程芯片。
雖然全環(huán)繞柵極晶體管（gate all-around，GAA）有多種可能的結構，但像三星這樣的制造商卻青睞納米片（nanosheet）設計，這是 IBM 和法國研究機構 CEA-Leti 15 年前提出的一種結構。它涉及一些頗具挑戰(zhàn)性的步驟，但優(yōu)點是可以重用 FinFET 的許多步驟。這種設計最后得到的不僅僅是一個封閉的溝道，還有若干相互堆疊的溝道：這是一種進一步改進環(huán)繞柵極控制的方法。在原來硅鰭的位置，有一個硅和硅 - 鍺層組成的三明治結構。硅 - 鍺層被用作犧牲層，因為它為化學蝕刻提供了一個容易的目標，化學刻蝕劑會將這些層腐蝕掉。
納米片的水平波形系數(shù)（form factor）提供了一種調整晶體管大小的簡單方法。FinFET 的一個主要問題是：在大多數(shù)情況下，晶體管中的單個鰭片很少提供足夠的電流用于電路，多個鰭片必須并行使用，因此有效寬度以較大的步幅往上增加。三星電子負責設計的副總裁 Taejoong Song 在今年 2 月的國際固態(tài)電路會議上表示，他的團隊利用了繪制不同寬度的納米薄片的能力，創(chuàng)造出了比 FinFET 密度更大、更可靠的存儲單元。
進一步的提升將以能源效率的形式出現(xiàn)。芯片制造商將利用改進的柵極控制來降低電源電壓。由于有功功率消耗與電源電壓的平方成正比，所以此處可以節(jié)省大量的功耗。

國際器件和系統(tǒng)路線圖（IRDS）是一個跟蹤半導體技術超過 20 年并為芯片制造商提供指導數(shù)據(jù)的組織。該組織預計，少數(shù)仍能制造頂尖芯片的制造商將在本世紀二十年代中期過渡到納米薄片結構。但他們的步伐并不一致。
臺積電預計，其競品工藝的首次生產將在今年年底完成，但該公司仍然選擇繼續(xù)使用 FinFET，并表示與之前的 N5 或 5nm 工藝相比，該工藝仍可將密度提高 70%；而納米薄片工藝將于 2024 年左右在 N2 或 2nm 制程中亮相。
雖然納米薄片有利于晶體管尺寸的進一步縮小，但它帶來的改進遠沒有過去那么引人注目。IRDS 估計，到 2030 年，12nm 將是硅基晶體管柵長縮小的極限，僅比 3nm 納米片工藝的可實現(xiàn)尺寸減少 25%。此外，它們能變多窄也是有限制的。然而，IRDS 仍然根據(jù)摩爾定律預測，至少到 2030 年，晶體管密度將會翻倍?，F(xiàn)在，晶體管的進一步縮小更多地與其布局和連接方式有關，而不是那些設備的尺寸。
對于 IRDS 主席 Paolo Gargini 來說，行業(yè)為進一步縮小柵長所做的改變標志著戈登 · 摩爾在 45 年前所說的話仍然有效。「如果你回到 1975 年的演講，他說，對晶體管尺寸縮小的最大貢獻將來自他所謂的『電路和系統(tǒng)智能』，這是我們在未來十年將做的事情，」Gargini 說。用今天的話來說，摩爾的預言可以被重新表述為「晶體管將進化為靈巧的拓撲 3D 晶體管」。
對晶體管布局和連接的強烈關注已經持續(xù)了一段時間。這就是為什么進程節(jié)點的名稱與芯片上的物理維度越發(fā)脫節(jié)。20 世紀 90 年代，節(jié)點名稱通常反映金屬半節(jié)距或柵長。但如今，三星和臺積電使用的 3nm 名稱已經無法在芯片上找到對應的尺寸。即使英特爾更為保守的 5nm 柵長也與實際柵長有一定的差距，實際柵長至少是英特爾柵長的三倍。
由于很難縮小平行鰭片之間的間距，芯片制造商在過去十年中一直致力于消除其他空間浪費的來源，比如晶體管之間的連接方式。傳統(tǒng)上，到柵極的電氣連接會被放置在側面，以避免與源極和漏極連接產生短路的風險。英特爾發(fā)現(xiàn)了一種化學方法，可以可靠地將觸點直接放置在柵極的頂部，使得在不改變內部尺寸的情況下將晶體管封裝得更緊密成為可能。與此同時，芯片制造商努力通過提高平行鰭的高度來減少所需的數(shù)量，并設法降低平行鰭在制造過程中崩潰的風險。
當前，業(yè)界正設法對核心晶體管周圍的電路布局進行更徹底的改變，這進一步增加了制程節(jié)點的名稱和片上實際結構物理尺寸之間的差距。
幾年前，作為 N3 或 3nm 級工藝設計的一部分，比利時研究機構 Imec 提出將電源線路埋在晶體管層下面。如今，這些電源線路對邏輯布線產生了干擾，尤其是因為它們需要個頭較大一些，以防高頻開關產生的電流脈沖扭曲或破壞它們。
雖然從電路設計師的角度來看，將電源軌埋起來似乎是一個顯而易見的選擇，但對于芯片制造商來說，這個選擇并不容易。Lam Research 子公司 Coventor 的半導體工藝與集成高級經理 Benjamin Vincent 表示，在那個點將金屬引入生產流程，「是整個半導體行業(yè)幾十年來一直在避免的事情」。這種方法所需的高導電性金屬很容易污染硅表面，破壞晶體管。
到這個十年結束時，IRDS 委員會希望業(yè)界不僅能接受將電源軌埋起來的操作，還能接受一些其他的想法，利用三維空間將晶體管封裝在更小的區(qū)域內。CEA-Leti 和 Imec 已經推薦了各種堆疊晶體管的方法。其中，Imec 的 CFET（互補場效應晶體管）在所謂的 1.5nm 制程中被寄予厚望，它將兩個用于當今大多數(shù)邏輯電路的互補晶體管放置在一個垂直堆棧中，從而實現(xiàn)近 50% 的面積壓縮。
大規(guī)模的垂直集成是有先例的。閃存供應商展示了他們可以垂直堆疊 100 多個存儲單元。類似的結構可能會用于邏輯晶體管，盡管這需要另一波制造創(chuàng)新來實現(xiàn)。
Vincent 說：「伴隨著堆疊技術的出現(xiàn)，以前水平方向的所有關鍵尺寸控制要求現(xiàn)在都轉向了垂直方向。有了這種垂直 3D 方法，柵的長度將不再由復雜、昂貴的光刻方法控制；相反，它將依賴于薄膜的精確沉積來確定溝道長度。
如果不能克服這些制造方面的挑戰(zhàn)，摩爾定律的終結可能要早于預期。然而，IRDS 委員會和芯片制造商們看到，重新強調拓撲「智慧」（topological "cleverness"），而不是概念上更簡單的增加面積，是延續(xù)摩爾定律的方法，還為 1nm 工藝鋪平了道路，即使柵極、導線和芯片上的其他結構是節(jié)點名稱的 10 倍。
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