3納米再往下芯片應(yīng)該怎么造？可能要給半導(dǎo)體加金屬了

機(jī)器之心編譯
編譯：張倩

鰭式場(chǎng)效應(yīng)晶體管 FinFET 曾將半導(dǎo)體帶入全新世界。它失效之后，誰(shuí)將接過(guò)摩爾定律的接力棒？

韓國(guó)芯片制造商三星電子計(jì)劃在 2022 年底投入生產(chǎn) 3 納米半導(dǎo)體工藝時(shí)，率先采用一種新型晶體管，使摩爾定律再延續(xù) 10 年。
上次對(duì)晶體管結(jié)構(gòu)的重大改變投入生產(chǎn)還是十多年前。FinFET 晶體管出現(xiàn)的時(shí)候，平面晶體管結(jié)構(gòu)已經(jīng)為半導(dǎo)體領(lǐng)域服務(wù)了幾十年，達(dá)到了物理極限。問(wèn)題在于該晶體管的柵具有相對(duì)簡(jiǎn)單的結(jié)構(gòu)，即在源極和漏極之間薄薄的溝道上放置一個(gè)電極，起到靜電閥的作用。電壓施加在柵上時(shí)產(chǎn)生的電場(chǎng)控制電子能否通過(guò)通道，決定晶體管是否打開(kāi)。
本世紀(jì)初期，芯片制造商成功地超越了摩爾定律關(guān)于柵長(zhǎng)的一些預(yù)期。65nm 節(jié)點(diǎn)的柵長(zhǎng)縮短至 30nm，可以快速切換，但漏電（leakage）問(wèn)題很大。載流子不僅很容易穿過(guò)所謂的絕緣柵，從漏極產(chǎn)生的電場(chǎng)線也到達(dá)了源極區(qū)域。這使得電流在晶體管應(yīng)該完全關(guān)閉時(shí)仍在流動(dòng)。幾十年以來(lái)，柵長(zhǎng)的進(jìn)一步縮小陷入困境，以至于芯片制造商冒著耗盡空間的風(fēng)險(xiǎn)來(lái)放置連接晶體管所需的導(dǎo)電觸點(diǎn)。
從 22nm 開(kāi)始，芯片制造商開(kāi)始轉(zhuǎn)向 FinFET。與平面晶體管相比，F(xiàn)inFET 器件改進(jìn)了對(duì)溝道的控制，從而減小了短溝道效應(yīng)。平面晶體管的柵極位于溝道的正上方，而 FinFET 器件的柵極則是三面包圍著溝道，能從兩邊來(lái)對(duì)溝道進(jìn)行靜電控制。這種設(shè)計(jì)可以大幅改善電路控制并減少漏電流，也可以大幅縮短晶體管的柵長(zhǎng)。
但如今，F(xiàn)inFET 也遇到了與十年前平面晶體管類似的問(wèn)題：只從三面包圍柵極仍然會(huì)留下一些溝道漏電的機(jī)會(huì)。下一步是將溝道完全提升到硅表面之上，這樣剩下的一面也能包上。

去年春天，IBM 在其位于美國(guó)紐約州奧爾巴尼的研究中心推出了第一款 2 納米制程芯片。
雖然全環(huán)繞柵極晶體管（gate all-around，GAA）有多種可能的結(jié)構(gòu)，但像三星這樣的制造商卻青睞納米片（nanosheet）設(shè)計(jì)，這是 IBM 和法國(guó)研究機(jī)構(gòu) CEA-Leti 15 年前提出的一種結(jié)構(gòu)。它涉及一些頗具挑戰(zhàn)性的步驟，但優(yōu)點(diǎn)是可以重用 FinFET 的許多步驟。這種設(shè)計(jì)最后得到的不僅僅是一個(gè)封閉的溝道，還有若干相互堆疊的溝道：這是一種進(jìn)一步改進(jìn)環(huán)繞柵極控制的方法。在原來(lái)硅鰭的位置，有一個(gè)硅和硅 - 鍺層組成的三明治結(jié)構(gòu)。硅 - 鍺層被用作犧牲層，因?yàn)樗鼮榛瘜W(xué)蝕刻提供了一個(gè)容易的目標(biāo)，化學(xué)刻蝕劑會(huì)將這些層腐蝕掉。
納米片的水平波形系數(shù)（form factor）提供了一種調(diào)整晶體管大小的簡(jiǎn)單方法。FinFET 的一個(gè)主要問(wèn)題是：在大多數(shù)情況下，晶體管中的單個(gè)鰭片很少提供足夠的電流用于電路，多個(gè)鰭片必須并行使用，因此有效寬度以較大的步幅往上增加。三星電子負(fù)責(zé)設(shè)計(jì)的副總裁 Taejoong Song 在今年 2 月的國(guó)際固態(tài)電路會(huì)議上表示，他的團(tuán)隊(duì)利用了繪制不同寬度的納米薄片的能力，創(chuàng)造出了比 FinFET 密度更大、更可靠的存儲(chǔ)單元。
進(jìn)一步的提升將以能源效率的形式出現(xiàn)。芯片制造商將利用改進(jìn)的柵極控制來(lái)降低電源電壓。由于有功功率消耗與電源電壓的平方成正比，所以此處可以節(jié)省大量的功耗。

國(guó)際器件和系統(tǒng)路線圖（IRDS）是一個(gè)跟蹤半導(dǎo)體技術(shù)超過(guò) 20 年并為芯片制造商提供指導(dǎo)數(shù)據(jù)的組織。該組織預(yù)計(jì)，少數(shù)仍能制造頂尖芯片的制造商將在本世紀(jì)二十年代中期過(guò)渡到納米薄片結(jié)構(gòu)。但他們的步伐并不一致。
臺(tái)積電預(yù)計(jì)，其競(jìng)品工藝的首次生產(chǎn)將在今年年底完成，但該公司仍然選擇繼續(xù)使用 FinFET，并表示與之前的 N5 或 5nm 工藝相比，該工藝仍可將密度提高 70%；而納米薄片工藝將于 2024 年左右在 N2 或 2nm 制程中亮相。
雖然納米薄片有利于晶體管尺寸的進(jìn)一步縮小，但它帶來(lái)的改進(jìn)遠(yuǎn)沒(méi)有過(guò)去那么引人注目。IRDS 估計(jì)，到 2030 年，12nm 將是硅基晶體管柵長(zhǎng)縮小的極限，僅比 3nm 納米片工藝的可實(shí)現(xiàn)尺寸減少 25%。此外，它們能變多窄也是有限制的。然而，IRDS 仍然根據(jù)摩爾定律預(yù)測(cè)，至少到 2030 年，晶體管密度將會(huì)翻倍?，F(xiàn)在，晶體管的進(jìn)一步縮小更多地與其布局和連接方式有關(guān)，而不是那些設(shè)備的尺寸。
對(duì)于 IRDS 主席 Paolo Gargini 來(lái)說(shuō)，行業(yè)為進(jìn)一步縮小柵長(zhǎng)所做的改變標(biāo)志著戈登 · 摩爾在 45 年前所說(shuō)的話仍然有效?！溉绻慊氐?1975 年的演講，他說(shuō)，對(duì)晶體管尺寸縮小的最大貢獻(xiàn)將來(lái)自他所謂的『電路和系統(tǒng)智能』，這是我們?cè)谖磥?lái)十年將做的事情，」Gargini 說(shuō)。用今天的話來(lái)說(shuō)，摩爾的預(yù)言可以被重新表述為「晶體管將進(jìn)化為靈巧的拓?fù)?3D 晶體管」。
對(duì)晶體管布局和連接的強(qiáng)烈關(guān)注已經(jīng)持續(xù)了一段時(shí)間。這就是為什么進(jìn)程節(jié)點(diǎn)的名稱與芯片上的物理維度越發(fā)脫節(jié)。20 世紀(jì) 90 年代，節(jié)點(diǎn)名稱通常反映金屬半節(jié)距或柵長(zhǎng)。但如今，三星和臺(tái)積電使用的 3nm 名稱已經(jīng)無(wú)法在芯片上找到對(duì)應(yīng)的尺寸。即使英特爾更為保守的 5nm 柵長(zhǎng)也與實(shí)際柵長(zhǎng)有一定的差距，實(shí)際柵長(zhǎng)至少是英特爾柵長(zhǎng)的三倍。
由于很難縮小平行鰭片之間的間距，芯片制造商在過(guò)去十年中一直致力于消除其他空間浪費(fèi)的來(lái)源，比如晶體管之間的連接方式。傳統(tǒng)上，到柵極的電氣連接會(huì)被放置在側(cè)面，以避免與源極和漏極連接產(chǎn)生短路的風(fēng)險(xiǎn)。英特爾發(fā)現(xiàn)了一種化學(xué)方法，可以可靠地將觸點(diǎn)直接放置在柵極的頂部，使得在不改變內(nèi)部尺寸的情況下將晶體管封裝得更緊密成為可能。與此同時(shí)，芯片制造商努力通過(guò)提高平行鰭的高度來(lái)減少所需的數(shù)量，并設(shè)法降低平行鰭在制造過(guò)程中崩潰的風(fēng)險(xiǎn)。
當(dāng)前，業(yè)界正設(shè)法對(duì)核心晶體管周圍的電路布局進(jìn)行更徹底的改變，這進(jìn)一步增加了制程節(jié)點(diǎn)的名稱和片上實(shí)際結(jié)構(gòu)物理尺寸之間的差距。
幾年前，作為 N3 或 3nm 級(jí)工藝設(shè)計(jì)的一部分，比利時(shí)研究機(jī)構(gòu) Imec 提出將電源線路埋在晶體管層下面。如今，這些電源線路對(duì)邏輯布線產(chǎn)生了干擾，尤其是因?yàn)樗鼈冃枰獋€(gè)頭較大一些，以防高頻開(kāi)關(guān)產(chǎn)生的電流脈沖扭曲或破壞它們。
雖然從電路設(shè)計(jì)師的角度來(lái)看，將電源軌埋起來(lái)似乎是一個(gè)顯而易見(jiàn)的選擇，但對(duì)于芯片制造商來(lái)說(shuō)，這個(gè)選擇并不容易。Lam Research 子公司 Coventor 的半導(dǎo)體工藝與集成高級(jí)經(jīng)理 Benjamin Vincent 表示，在那個(gè)點(diǎn)將金屬引入生產(chǎn)流程，「是整個(gè)半導(dǎo)體行業(yè)幾十年來(lái)一直在避免的事情」。這種方法所需的高導(dǎo)電性金屬很容易污染硅表面，破壞晶體管。
到這個(gè)十年結(jié)束時(shí)，IRDS 委員會(huì)希望業(yè)界不僅能接受將電源軌埋起來(lái)的操作，還能接受一些其他的想法，利用三維空間將晶體管封裝在更小的區(qū)域內(nèi)。CEA-Leti 和 Imec 已經(jīng)推薦了各種堆疊晶體管的方法。其中，Imec 的 CFET（互補(bǔ)場(chǎng)效應(yīng)晶體管）在所謂的 1.5nm 制程中被寄予厚望，它將兩個(gè)用于當(dāng)今大多數(shù)邏輯電路的互補(bǔ)晶體管放置在一個(gè)垂直堆棧中，從而實(shí)現(xiàn)近 50% 的面積壓縮。
大規(guī)模的垂直集成是有先例的。閃存供應(yīng)商展示了他們可以垂直堆疊 100 多個(gè)存儲(chǔ)單元。類似的結(jié)構(gòu)可能會(huì)用于邏輯晶體管，盡管這需要另一波制造創(chuàng)新來(lái)實(shí)現(xiàn)。
Vincent 說(shuō)：「伴隨著堆疊技術(shù)的出現(xiàn)，以前水平方向的所有關(guān)鍵尺寸控制要求現(xiàn)在都轉(zhuǎn)向了垂直方向。有了這種垂直 3D 方法，柵的長(zhǎng)度將不再由復(fù)雜、昂貴的光刻方法控制；相反，它將依賴于薄膜的精確沉積來(lái)確定溝道長(zhǎng)度。
如果不能克服這些制造方面的挑戰(zhàn)，摩爾定律的終結(jié)可能要早于預(yù)期。然而，IRDS 委員會(huì)和芯片制造商們看到，重新強(qiáng)調(diào)拓?fù)洹钢腔邸梗╰opological "cleverness"），而不是概念上更簡(jiǎn)單的增加面積，是延續(xù)摩爾定律的方法，還為 1nm 工藝鋪平了道路，即使柵極、導(dǎo)線和芯片上的其他結(jié)構(gòu)是節(jié)點(diǎn)名稱的 10 倍。
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