生產(chǎn)成本可降低22%，三星開發(fā)3.3D先進(jìn)封裝技術(shù)

7月3日消息，據(jù)韓國媒體ETNews的報(bào)導(dǎo)，韓國三星電子正在通過旗下先進(jìn)封裝（AVP）部門開發(fā)下一代半導(dǎo)體封裝技術(shù)，被稱之為“3.3D先進(jìn)封裝技術(shù)”，以替代昂貴的“硅中介層”。目標(biāo)是應(yīng)用在AI芯片上，計(jì)劃于2026年第二季正式量產(chǎn)。

AI芯片通常在中央有一個(gè)負(fù)責(zé)計(jì)算的邏輯芯片，例如圖形處理單元（GPU）或神經(jīng)網(wǎng)絡(luò)處理單元（NPU），并整合了高帶寬內(nèi)存（HBM）。而為了通過水平連接邏輯芯片和HBM，在半導(dǎo)體和主板之間應(yīng)用了硅中介層，這就是市場所說的2.5D先進(jìn)封裝。而在這2.5D先進(jìn)封裝當(dāng)中，硅中介層發(fā)揮了連接不同特性異質(zhì)半導(dǎo)體的作用。但由于其價(jià)格昂貴且加工困難，是導(dǎo)致先進(jìn)封裝價(jià)格上漲的因素。

三星目前正在開發(fā)通過安裝“銅再分配（RDL）中介層”，而非硅中介層來連接邏輯和HBM的技術(shù)。據(jù)了解，使用RDL中介層代替硅中介層，可以將材料價(jià)格降低到1/10，僅在必要的零組件中使用到硅，可以最大限度的減少芯片性能下降。另外，三星也同時(shí)進(jìn)行3D堆疊技術(shù)的發(fā)展，將邏輯芯片堆疊在運(yùn)算所需的高速站存內(nèi)存（LLC）之上。對(duì)此，三星將其命名為3.3D封裝，意思是通過3D堆疊邏輯芯片后，進(jìn)一步連接HBM。

報(bào)道強(qiáng)調(diào)，這種嘗試被解讀為通過降低先進(jìn)封裝的價(jià)格來吸引更多客戶下單。三星認(rèn)為，如果將新技術(shù)商業(yè)化，與現(xiàn)有基于硅中介層的先進(jìn)封裝技術(shù)相比，將能夠在不降低性能的情況下，進(jìn)一步降低22%的生產(chǎn)成本。未來通過價(jià)格競爭力和生產(chǎn)力將提升，預(yù)計(jì)這將有利于獲得半導(dǎo)體代工制造的訂單。

報(bào)導(dǎo)進(jìn)一步指出，三星還將借助通過導(dǎo)入面板級(jí)封裝（PLP）技術(shù)進(jìn)行3.3D封裝。PLP是通過將芯片封裝在方形面板，而不是圓形晶圓中，可以進(jìn)一步提高芯片的產(chǎn)能。目前，三星被認(rèn)為是較臺(tái)積電更早進(jìn)行PLP技術(shù)研發(fā)的企業(yè)。

一位韓國半導(dǎo)體封裝產(chǎn)業(yè)人士表示，“只有當(dāng)我們提供人工智能等先進(jìn)芯片客戶所需的價(jià)格和性能，并成功搶占產(chǎn)能是暫時(shí)，我們才能在市場上獲得領(lǐng)先優(yōu)勢?！?/p>

編輯：芯智訊-林子