Intel、IBM 22/15nm制程部分關(guān)鍵制造技術(shù)前瞻

　　此前據(jù)Intel前技術(shù)經(jīng)理Scott Thompson預(yù)計(jì)，Intel最終會(huì)選擇采用三門(mén)結(jié)構(gòu)晶體管制程，而其它的廠商則會(huì)因?yàn)镕inFET結(jié)構(gòu)的制程工藝復(fù)雜性而對(duì)FinFET望而卻步。Scott Thompson現(xiàn)在的職位是在佛羅里達(dá)大學(xué)任教。

　　按Intel的脾氣，他們一向?qū)OI工藝保持抗拒的態(tài)度。不過(guò)Bohr表示：“我們要找的是一種性?xún)r(jià)比最高的方案，不管是SOI或者其它的什么技術(shù)，只要某種技術(shù)能夠帶來(lái)額外的性能提升或較低的功耗，那么我們就會(huì)采用這些技術(shù)。”

　　IBM陣營(yíng)的戰(zhàn)略：22nm有可能轉(zhuǎn)向FD-ETSOI，15nm可能啟用finFET結(jié)構(gòu)

　　IBM陣營(yíng)方面，與Intel不同，盡管有可能后延到15nm制程節(jié)點(diǎn)時(shí)間段，但I(xiàn)BM公司已經(jīng)開(kāi)始考慮要在22nm制程節(jié)點(diǎn)便開(kāi)始使用FD-SOI技術(shù)。IBM公司12月份曾經(jīng)展示了一種基于ETSOI(extremely thin SOI：超薄SOI)的FD-ETSOI工藝。這種工藝仍然基于傳統(tǒng)的平面型晶體管結(jié)構(gòu)，不過(guò)這種工藝的SOI層厚度則非常薄，這樣便可以采用全耗盡工藝，能夠顯著減小短通道效應(yīng)(SCE)的影響。

　　ETSOI技術(shù)能將SOI層的厚度縮小到極低的水平，使用這種技術(shù)之后，22nm制程中的SOI層的厚度僅有6.3nm，而傳統(tǒng)的SOI層厚度通常在 20nm以上，發(fā)展到15nm制程，SOI層的厚度還可以進(jìn)一步被縮小到5nm左右。據(jù)IBM表示，盡管由Soitec公司提供，能用于制造ETSOI產(chǎn)品的SOI晶圓數(shù)量仍十分有限，但他們已經(jīng)可以把這種SOI層的厚度誤差控制在±5 ?左右.