Intel、IBM 22/15nm制程部分關鍵制造技術前瞻

　　不過ETSOI技術也有其難點，由于SOI層的厚度極薄，因此很容易受到損壞。而且為了避免對SOI層造成損壞，在制造漏/源極時不能采用傳統(tǒng)破壞性較強的離子注入技術，必須采用就地摻雜技術(in-situ doping)。“我們采用的是不會損害ETSOI層的就地摻雜技術。我們首先生成柵極隔離層，然后在漏源區(qū)用外延技術沉積生長出漏/源極，形成外延層(圖中的epi)并在漏/源極的生長過程中同時就地摻雜所需的雜質(zhì)元素，然后我們會對晶體管進行加熱處理，令漏源極中的摻雜原子向溝道方向擴散，形成擴散層(圖中的ext)。而加熱處理過程中我們使用的尖峰退火技術(spike anneal )則不會對ETSOI層的結(jié)構(gòu)造成不必要的損害。”

　　隸屬IBM技術同盟的GobalFoundries的技術開發(fā)經(jīng)理John Pellerin也表示這種FD-ETSOI技術很快便會付諸實用，不過他表示：“但是我們現(xiàn)在很難說具體什么時候會轉(zhuǎn)向這種技術。”Pellerin表示，F(xiàn)D-SOI技術從應用結(jié)構(gòu)上看與現(xiàn)有的PD-SOI技術非常相近，“我們只需要把SOI層的厚度變薄，并想辦法解決ETSOI帶來的一些問題即可，其它的部分則和傳統(tǒng)的制造工藝基本相同。”當然ETSOI技術仍有許多其他的問題需要解決，比如如何減小器件的寄生電阻等等。

　　IBM的下一步：finFET

　　另據(jù)Pellerin表示，在ETSOI技術發(fā)展的下一步很可能會開始啟用finFET立體型晶體管結(jié)構(gòu)，兩者的關系就像我們從PD-SOI過渡到FD-ETSOI那樣。“我看不出來ETSOI和finFET兩種技術之間存在什么矛盾之處，而且采用平面型結(jié)構(gòu)ETSOI技術所能達到的晶體管密度總會出現(xiàn)發(fā)展瓶頸，而finFET則可以解決這種問題。”

　　2009年，IBM公司增加了用于實驗finFET效能的晶圓樣片數(shù)量，據(jù)他們表示，finFET技術所帶來的性能提升“令人非常滿意。”不過 finFET與平面型晶體管之間各有優(yōu)劣。“平面型晶體管結(jié)構(gòu)并不需要對傳統(tǒng)的工藝進行太多改進，過去30年來人們所使用的很多技術都可以應用在平面型結(jié)構(gòu)的ETSOI里，而要進一步升級為finFET結(jié)構(gòu)，所需要的制造工藝則復雜得多，這種技術對光刻和蝕刻技術提出了很高的要求。”

　　ETSOI輔助技術：SiC硅應變技術

　　在22nm節(jié)點，看起來至少1家以上的大型廠商會采用向NMOS管的漏源區(qū)摻雜碳原子的方法來為溝道施加拉伸應力，以形成應變硅。IBM在描述自己的 FD-ETSOI工藝時曾經(jīng)提到，他們會在沉積NMOS管的漏源極時向極內(nèi)摻雜碳雜質(zhì)。而且另外一家IBM工藝技術聯(lián)盟的成員Applied Materials公司也分別在去年的IEDM和今年的Semicon會展上兩次強調(diào)了這種SiC硅應變技術的可行性。

　　那么外界對SiC 技術的評價如何呢?據(jù)GlobalFoundries公司的Pellerin表示：“我們正在關注SiC硅應變技術，并且正在考慮在我們的22nm及更高級別制程中使用這項技術。”在目前的工藝尺寸條件情況下，要想很好地控制漏源區(qū)的離子注入過程將是一項非常復雜的任務，而在IBM的FD-ETSOI工藝中，NMOS中使用的SiC硅應變技術則與PMOS中的SiGe硅應變技術一樣是采用外延沉積實現(xiàn)的，不必再為如何控制離子注入而擔憂。他并表示：“如何在NMOS管中應用硅應變技術將是另外一個改善晶體管性能的關鍵技術。”

　　相比之下，Intel的Bohr則完全改變了他對SiC硅應變技術的態(tài)度，他過去曾經(jīng)表示 Intel更傾向于使用SiC硅應變技術，不過最近他在IEDM2009會議中接受采訪時則表示他不愿意就Intel在SiC硅應變技術方面取得的進展發(fā)表任何評論。而會上代表Intel做有關Intel 32nm制程技術演講的Paul Packan則在演講后回答記者提問的環(huán)節(jié)沒有理會一位記者提出的有關SiC硅應變技術在32nm制程NMOS結(jié)構(gòu)中應用狀況的問題。