半導體業(yè)界的HKMG攻防戰(zhàn)：詳解兩大工藝流派之爭

　　專家意見：

　　Gartner公司的半導體產(chǎn)業(yè)分析師Dean Freeman表示：“臺積電轉(zhuǎn)向Gate-last，說明這種工藝在性能方面還是存在一定的優(yōu)越性的。雖然Gate-first工藝制成的產(chǎn)品在管芯密度方面 較有優(yōu)勢，但繼續(xù)應(yīng)用這種工藝一定存在一些臺積電無法克服的難題。”

　　歐洲校際微電子中心組織IMEC負責high-k技術(shù)研發(fā)的主管Thomas Hoffmann曾經(jīng)在IEDM2009大會上指出了Gate-first工藝在性能方面存在的不足，不過在會后的一次訪談中，他表示盡管Gate- first存在一些性能方面的缺點，但是對一部分對性能并不十分敏感的第功耗器件還是能夠滿足要求的。

　　他表示：“對瑞薩等開發(fā)低功耗器件的公司而言，也許Gate-first工藝是目前較好的選擇。這類器件一般對Vt值和管子的性能并沒有太高的要求。不過當產(chǎn)品的制程節(jié)點發(fā)展到28nm以上級別時，這些公司便需要轉(zhuǎn)向Gate-last。”不過”對以追求性能為主的廠商而言，Gate-last則是必然之選。IBM的產(chǎn)品顯然屬于這種類型，所以我認為如果他們不使用Gate-last的話，就必須在如何降低Vt的問題上想出好辦法。當然這種方案的復雜性會更大，而且還有可能會影響到產(chǎn)品的良率。而最終他們也有可能會倒向Gate-last工藝，這就是IBM Fishkill生產(chǎn)技術(shù)聯(lián)盟中的伙伴感到擔心的地方。“

　　Gate-first工藝控制管子門限電壓的方案和難點所在：上覆層(Cap layer)：

　　據(jù)Hoffmann介紹，盡管在Gate-last工藝中，制造商在蝕刻和化學拋光(CMP)工步會遇到一些難題，但是Gate-first工藝也并非省油的燈。如前所述，目前Gate-first工藝雖然不好控制Vt，但也不是完全沒有辦法，其主要的手段是通過設(shè)置 一定厚度的high-k絕緣體上覆層(cap layer)來實現(xiàn)，這種方案需要在high-k層的上下位置沉積氧化物薄層。比如在NMOS管中，便需要在high-k層的上部沉積一層厚度小于1nm的 La2O3薄層，以達到調(diào)整Vt電壓的目的;而在PMOS管中，則需要通過蝕刻工步將這一層薄層去掉，換成 Al2O3材質(zhì)的薄層，這樣便需要復雜的工藝來控制如何在PMOS管中將這一薄層去掉而不影響到NMOS的上覆層。

　　他表示：”NMOS管的上覆層需要采用La2O3材料制作，而PMOS管則需要用Al2O3來制作上覆層，這樣就需要在NMOS管的上覆層上覆蓋一層光阻膠，然后再用顯影+蝕刻方式去掉沉積在PMOS管中的La2O3，不過處理完成之后要除去覆蓋在厚度小于1nm的La2O3 上覆層上的光阻膠時，由于上覆層的厚度極薄，因此如果不能小心控制就會對上覆層造成一定的損壞，這就要求廠商具備非常高超精密的去膠工藝。“

　　Gate-last的優(yōu)勢：可自由設(shè)置和調(diào)配柵電極材料的功函數(shù)值，充分控制Vt電壓

　　ASM公司的外延產(chǎn)品和ALD(原子層淀積)業(yè)務(wù)部經(jīng)理Glen Wilk則表示業(yè)內(nèi)已經(jīng)就gate-first與gate-last之間在性能，復雜程度和成本方面的優(yōu)劣對比爭執(zhí)了許久，”不過我認為隨著產(chǎn)品制程尺寸的進一步縮小，gate-last工藝的優(yōu)越性開始逐步體現(xiàn)，由于這種工藝的柵極不必經(jīng)受高溫工步，因此廠商可以更加自由地設(shè)置和調(diào)配柵電極材料的功函數(shù)值，并很好地控制住管子的Vt電壓。”

　　Wilk表示，隨著制程尺寸的進一步縮小，采用 gate-first工藝的廠商會發(fā)現(xiàn)“PMOS管的特性越來越難控制，實施Gate-first工藝的難度也悅來越大，因此我認為未來業(yè)界對gate- last工藝的關(guān)注程度會越來越廣泛。”Wilk認為，由于gate-last工藝可以很好地控制柵極材料的功函數(shù)，而且還能為PMOS管的溝道提供有利改善溝道載流子流動性的硅應(yīng)變力，因此gate-last工藝將非常適合低功耗，高性能產(chǎn)品使用，他表示：“不過我認為內(nèi)存芯片廠商可能在轉(zhuǎn)向gate-last工藝時的步伐可能會稍慢一些，他們可能會在未來一段時間內(nèi)繼續(xù)使用gate- first工藝，不過gate-last工藝顯然有助于提升產(chǎn)品的性能和降低產(chǎn)品的待機功耗。”

　　而 Applied Materials公司的CTO Hans Stork則表示gate-first工藝需要小心對待用來控制Vt電壓的上覆層的蝕刻工步，而gate-last工藝則需要在金屬淀積和化學拋光工步加以注意。“長遠地看，我認為Gate-last工藝的前景更好一些。”他表示芯片廠商目前都非常關(guān)注Intel 公司的32nm制程SOC芯片工藝，在這種工藝中，high-k絕緣層的等效氧化物厚度(EOT)為0.95nm.他說：“Intel將其32nm gate-last制程SOC芯片產(chǎn)品的應(yīng)用范圍從高性能應(yīng)用市場進一步拓展到了低漏電/低電壓應(yīng)用領(lǐng)域，而手機芯片則正好需要具備這些特性。”客戶們對 gate-last和gate-first工藝在工函數(shù)控制，成本，產(chǎn)能，良品率等方面的實際對比數(shù)據(jù)非常關(guān)注。以至于已經(jīng)有部分手機芯片廠商如高通等已經(jīng)開始要求代工商能為他們提供“能與Intel的產(chǎn)品性能相近”的產(chǎn)品。