半導(dǎo)體制造：跟隨還是超越摩爾定律

　　1. 由于氮氧化硅(SiON)柵極介質(zhì)厚度過(guò)薄難以控制，在降低柵極漏電和閾值變異性方面遇到挑戰(zhàn)。目前，各大芯片代工廠紛紛轉(zhuǎn)向新的材質(zhì)和高K金屬柵極(HKMG)工藝技術(shù)(先柵極和后柵極工藝)。這一變化導(dǎo)致了必須在布線工具和設(shè)計(jì)規(guī)則檢查(DRC)工具中納入新的設(shè)計(jì)規(guī)則。

　　2. 在193nm光刻基本限值下作業(yè)的挑戰(zhàn)。設(shè)計(jì)師必須加強(qiáng)對(duì)實(shí)施和簽核的光刻檢查。目前，各個(gè)領(lǐng)先的芯片代工廠均要求用戶在提交設(shè)計(jì)前實(shí)施某種形式的光刻檢查。比如，針對(duì)不同F(xiàn)oundry(代工廠)的特點(diǎn)，Synopsys提供不同的工具來(lái)協(xié)助識(shí)別和排除那些導(dǎo)致光刻問(wèn)題和其它影響良率的設(shè)計(jì)。

　　3. 用于參數(shù)提取的新工藝拓?fù)浣Y(jié)構(gòu)建模方面的挑戰(zhàn)。目前，各大領(lǐng)先芯片代工廠正創(chuàng)建新的“通孔接觸”(via and contact)拓?fù)浣Y(jié)構(gòu)，來(lái)改善芯片的可制造性和維持其密度。STAR RC等提取工具已得到了更新，以更好地了解新的通孔蝕刻效應(yīng)和凹刻接觸技術(shù)。

　　4. 管理參數(shù)異變性，尤其是在簽核期間異變性的挑戰(zhàn)。參數(shù)異變性，對(duì)比此前工藝節(jié)點(diǎn)中的狀況，其百分比相對(duì)基準(zhǔn)數(shù)據(jù)已出現(xiàn)了顯著增長(zhǎng)，不過(guò)利用最壞情況分析法又過(guò)于悲觀。目前，芯片代工廠和設(shè)計(jì)師開始要求采用高級(jí)片上變異(AOCV)設(shè)計(jì)和分析方法，來(lái)限定變異性和提供準(zhǔn)時(shí)的簽核。同時(shí)要求EDA工具必須具備AOCV分析能力。

　　與此對(duì)應(yīng)，22/20nm則有不同的要求，EDA工具面臨的主要挑戰(zhàn)包括以下4點(diǎn)。

　　1. 新限制性設(shè)計(jì)規(guī)則的增加，以確保利用193nm可成功實(shí)現(xiàn)絕對(duì)分辨率限值的光刻。為適應(yīng)這些新規(guī)則的要求，必須對(duì)布局和布線工具以及DRC檢查進(jìn)行升級(jí)。

　　2. 對(duì)于部分層級(jí)超越193nm光刻的限值方面的挑戰(zhàn)。包括通孔和金屬齒距在內(nèi)的部分芯片層不能在單一光罩內(nèi)進(jìn)行投影成像，這是因?yàn)檫@些芯片層在20/22nm工藝下體積太小，密度太大，必須采取雙圖案模式，將一個(gè)單一芯片層的特性分離在兩個(gè)光罩內(nèi)。雙圖案模式提出了新的間距要求，可能增加設(shè)計(jì)的面積。不過(guò)，智能化的布局和布線可以在實(shí)際實(shí)施時(shí)，緩解雙圖案模式對(duì)面積產(chǎn)生的絕大部分影響。

　　3. 新的提取需求——部分22/20nm工藝增加了凹刻接觸等新的結(jié)構(gòu)和拓?fù)洌蟊仨毦邆湫碌奶崛∧芰Α?/p>

　　4. 向鰭式場(chǎng)效晶體管(FINFET)/TriGate結(jié)構(gòu)的演進(jìn)——對(duì)整個(gè)半導(dǎo)體行業(yè)造成了重大影響的英特爾宣布，他們將轉(zhuǎn)向利用TriGate晶體管制造22nm芯片。FINFET/TriGate結(jié)構(gòu)對(duì)提取和SPICE模擬具有更高的要求，Synopsys已經(jīng)開始在EDA工具中考慮這些問(wèn)題。同時(shí)，工藝和設(shè)備工程師要在FINFET上開展工藝或設(shè)備模擬，也必須擁有從二維TCAD轉(zhuǎn)向三維TCAD能力。

　　代工廠角度，陳家湘介紹，為了因應(yīng)全新設(shè)計(jì)的挑戰(zhàn)，TSMC與fabless(無(wú)晶圓半導(dǎo)體)客戶應(yīng)該更早、更深入及更緊密的合作，結(jié)合雙方的優(yōu)勢(shì)共同因應(yīng)未來(lái)在設(shè)計(jì)與技術(shù)上的挑戰(zhàn)。首先，foundry與fabless 應(yīng)更早一步定位產(chǎn)品的設(shè)計(jì);其次，雙方應(yīng)該更深入地加強(qiáng)硅IP的合作，共同追求可制造性設(shè)計(jì)(DFM)與設(shè)計(jì)規(guī)范限制(RDR)等設(shè)計(jì)工具的一致性，進(jìn)一步從設(shè)計(jì)到生產(chǎn)的過(guò)程中共同解決問(wèn)題，提升產(chǎn)品質(zhì)量。目前，TSMC 28nm設(shè)計(jì)生態(tài)環(huán)境已準(zhǔn)備就緒，發(fā)表包括設(shè)計(jì)參考流程12.0版(Reference Flow 12.0)、模擬/混合訊號(hào)參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項(xiàng)最新的定制化設(shè)計(jì)工具，強(qiáng)化既有的開放創(chuàng)新平臺(tái)設(shè)計(jì)生態(tài)環(huán)境，幫助客戶更快更好的開發(fā)28nm產(chǎn)品。另外，28nm產(chǎn)品已進(jìn)入量產(chǎn)，客戶采用TSMC開放創(chuàng)新平臺(tái)(Open Innovation Platform)所規(guī)劃的28nm新產(chǎn)品設(shè)計(jì)定案(tape out)數(shù)量已經(jīng)超過(guò)80個(gè)。

　　現(xiàn)實(shí)：成本逐漸成第一難題

　　隨著半導(dǎo)體工藝向深亞微米發(fā)展，半導(dǎo)體設(shè)計(jì)與制造的成本都呈幾何級(jí)數(shù)增長(zhǎng)，以設(shè)計(jì)為例，32nm的芯片設(shè)計(jì)成本比起130nm增長(zhǎng)了360%，達(dá)到了6000萬(wàn)美元，而制造的成本增加更為可怕，新建一條生產(chǎn)線從90nm的25億美元增加到22nm的超過(guò)45億美元(參見圖1)。因此，降低設(shè)計(jì)生產(chǎn)制造成本，逐漸成為采用先進(jìn)制程的最大阻礙。

　　Jean-Marc Chery介紹，若想克服挑戰(zhàn)，設(shè)計(jì)層面最重要的是，技術(shù)研發(fā)人員與芯片設(shè)計(jì)、設(shè)計(jì)工具人員之間必須建立密切的合作關(guān)系。制造方面，意法半導(dǎo)體采用和制造技術(shù)開發(fā)者以及EDA公司緊密合作的方式，以降低自己采用新技術(shù)的成本支出，與國(guó)際半導(dǎo)體開發(fā)聯(lián)盟(ISDA)的合作就是其中一例。通過(guò)與出色的伙伴合作克服上述挑戰(zhàn)，為客戶提供最佳的解決方案，在成本增加有限的前提下不斷提高性能。即將到來(lái)的20nm技術(shù)節(jié)點(diǎn)將使28nm技術(shù)節(jié)點(diǎn)的系統(tǒng)芯片提高性能30%，并降低制造成本，我們將看到處理速度達(dá)到3 GHz的芯片，晶體管數(shù)量超過(guò)20億支的裸片，意法半導(dǎo)體將從2012年 (Q1，一季度)開始設(shè)計(jì)20nm芯片，從 2013 (Q1)年開始提供原型芯片。