賽靈思公開(kāi)發(fā)布Vivado設(shè)計(jì)套件常見(jiàn)問(wèn)題解答

　　“All Programmable”器件具體是指什么東西?

　　就 28nm 工藝而言，賽靈思開(kāi)發(fā)出了許多類(lèi)型的可編程技術(shù)，從邏輯和 IO、軟件可編程 ARM 處理系統(tǒng)、3D-IC、模擬混合信號(hào)(AMS)、系統(tǒng)到 IC 設(shè)計(jì)工具以及 IP 等。賽靈思將上述可編程技術(shù)進(jìn)行不同組合，然后集成到”All Programmable”器件中，如目前發(fā)貨的基于堆疊硅片互聯(lián)技術(shù) (SSIT) 的 Virtex-7 2000T FPGA 和 Zynq-7000 可擴(kuò)展處理平臺(tái) (EPP) 以及支持高級(jí)模擬混合信號(hào)(AMS)、高性能 SERDES 和 PLL 到可編程數(shù)據(jù)轉(zhuǎn)換器資源的 FPGA。

　　Vivado 設(shè)計(jì)套件能幫助客戶實(shí)現(xiàn)哪些此前無(wú)法實(shí)現(xiàn)的工作?

　　當(dāng)設(shè)計(jì)人員在汽車(chē)、消費(fèi)類(lèi)、工業(yè)控制、有線與無(wú)線通信、醫(yī)療等眾多應(yīng)用中采用新一代“All Programmable”器件來(lái)實(shí)現(xiàn)可編程邏輯或者可編程系統(tǒng)集成時(shí)，Vivado工具有助于提高他們的生產(chǎn)力。尤其是進(jìn)行新一代設(shè)計(jì)，如上所述，工程師可用 Vivado 工具解決集成和實(shí)現(xiàn)方面存在的諸多生產(chǎn)力瓶頸問(wèn)題。

　　學(xué)習(xí)使用 Vivado 設(shè)計(jì)套件難不難?

　　學(xué)習(xí)使用按鈕式 Vivado 集成開(kāi)發(fā)環(huán)境(IDE) 對(duì)大多數(shù)用戶而言應(yīng)當(dāng)相對(duì)比較簡(jiǎn)單，特別是用戶已有 ISE PlanAhead 工具的使用經(jīng)驗(yàn)，那就更容易了。隨著用戶不斷熟悉 Vivado IDE，還可利用不斷推出的新特性以及 GUI 內(nèi)置的分析和優(yōu)化功能，輕松優(yōu)化性能、功耗和資源利用。

　　-- 技術(shù)問(wèn)題 --

　　是否支持部分可重配置功能?

　　支持。2012 年底的 beta 版本中將提供部分可重配置功能。2012 年內(nèi)，需要部分可重配置功能的用戶用戶還需要繼續(xù)使用 ISE。

　　Vivado 綜合技術(shù)與賽靈思綜合技術(shù) (XST) 有何不同?

　　Vivado 綜合技術(shù)基于經(jīng)業(yè)界驗(yàn)證的 ASIC 綜合技術(shù)，能擴(kuò)展適應(yīng)于極大型設(shè)計(jì)。它可支持 SystemVerilog、SDC、TCL 等，并采用 Vivado共享的可擴(kuò)展數(shù)據(jù)模型支持整個(gè)流程的交叉測(cè)試。

　　新工具與 ISE 間能否支持項(xiàng)目的移植?

　　ISE 項(xiàng)目瀏覽器和 PlanAhead 項(xiàng)目能移植到 Vivado IDE，但 Vivado 項(xiàng)目無(wú)法移植到 PlanAhead。除約束文件，包括源文件列表在內(nèi)的所有其它項(xiàng)目設(shè)置均能進(jìn)行傳輸。客戶必須創(chuàng)建賽靈思設(shè)計(jì)約束 (XDC) 格式的約束條件，并將其單獨(dú)添加到項(xiàng)目中。

　　Vivado IP 集成器為什么優(yōu)于競(jìng)爭(zhēng)工具?

　　設(shè)計(jì)人員可利用 Vivado 以圖形的形式創(chuàng)建 IP 系統(tǒng)，或利用 Tcl、參數(shù)傳遞、Vivado 仿真和 ChipScope 集成等，專(zhuān)門(mén)針對(duì)調(diào)試設(shè)計(jì)。從實(shí)現(xiàn)工具(報(bào)告、布局規(guī)劃、原理圖)返回 IPI的交叉測(cè)試可加速融合，這也是一大優(yōu)勢(shì)。

　　Vivado 仿真器與 ISim 有什么不同?

　　Vivado 仿真器采用全新的引擎，緊密集成于 Vivado IDE 中。該引擎的速度比 ISim 快 3 倍，而占用的存儲(chǔ)器容量卻僅為一半。它完全集成于 Vivado IDE，能夠通過(guò) Tcl 更好地控制仿真器操作。

　　Vivado 仿真器能否使舊版架構(gòu)設(shè)計(jì)符合 7 系列要求?

　　一般說(shuō)來(lái)，賽靈思建議用戶采用原生架構(gòu)。不過(guò) Vivado 支持舊版架構(gòu)的程度與 ISE 針對(duì)所有 Virtex 級(jí)別器件的支持相同。

　　Vivado 仿真器是否支持 VHDL 和 Verilog 的時(shí)序仿真?

　　Vivado 僅為 Verilog 的時(shí)序仿真提供支持。但是 Vivado 可為 Verilog 和 VHDL 以及混合語(yǔ)言提供功能仿真支持。

　　Vivado 為什么不支持 VHDL 時(shí)序仿真?

　　VHDL 時(shí)序仿真是基于 VITAL 的仿真，該標(biāo)準(zhǔn)速度很慢，限制性較大，且已長(zhǎng)期未進(jìn)行更新。

　　客戶能否用 Mentor、Synopsys、Cadence 和 Aldec 編譯賽靈思仿真庫(kù)?

　　可以。Vivado 設(shè)計(jì)套件可提供名為 compxlib 的 TCL 命令以編譯仿真庫(kù)。

　　Vivado 仿真器是否支持 SystemVerilog 或硬件協(xié)仿真?

　　我們計(jì)劃在今后發(fā)布的軟件版本中為二者提供支持。