賽靈思Vivado設(shè)計(jì)套件震撼登場(chǎng)

賽靈思全球高級(jí)副總裁湯立人說(shuō)， 如果i'm lovin' it讓你想到麥當(dāng)勞，以后我們希望您看到或者想到“All Programmable”，你會(huì)想到賽靈思

　　Vivado 設(shè)計(jì)環(huán)境

　　Vivado設(shè)計(jì)套件包括高度集成的設(shè)計(jì)環(huán)境和新一代系統(tǒng)到 IC 級(jí)別的工具，這些均建立在共享的可擴(kuò)展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個(gè)基于 AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP 封裝元數(shù)據(jù)、工具命令語(yǔ)言 (Tcl)、Synopsys 系統(tǒng)約束 (SDC) 等有助于根據(jù)客戶需求量身定制設(shè)計(jì)流程并符合業(yè)界標(biāo)準(zhǔn)的開(kāi)放式環(huán)境。賽靈思構(gòu)建的 Vivado 工具將各類可編程技術(shù)結(jié)合在一起，可擴(kuò)展實(shí)現(xiàn)多達(dá) 1 億個(gè)等效 ASIC 門(mén)的設(shè)計(jì)。

　　為了解決集成的瓶頸問(wèn)題，Vivado IDE 采用了用于快速綜合和驗(yàn)證 C 語(yǔ)言算法 IP 的 ESL 設(shè)計(jì)、實(shí)現(xiàn)重用的標(biāo)準(zhǔn)算法和RTL IP封裝技術(shù)、標(biāo)準(zhǔn)IP 封裝和各類系統(tǒng)構(gòu)建塊的系統(tǒng)集成、可將仿真速度提高 3 倍的模塊和系統(tǒng)驗(yàn)證功能，以及可將性能提升百倍以上的硬件協(xié)同仿真功能。

　　為了解決實(shí)現(xiàn)的瓶頸，Vivado 工具采用層次化器件編輯器和布局規(guī)劃器、速度提升 了3 至 15 倍且為 SystemVerilog 提供業(yè)界領(lǐng)先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過(guò)分析技術(shù)可最小化時(shí)序、線長(zhǎng)、路由擁堵等多個(gè)變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對(duì)設(shè)計(jì)的一小部分進(jìn)行重新實(shí)現(xiàn)就能快速處理，同時(shí)確保性能不受影響。最后，Vivado 工具通過(guò)利用最新共享的可擴(kuò)展數(shù)據(jù)模型，能夠估算設(shè)計(jì)流程各個(gè)階段的功耗、時(shí)序和占用面積，從而達(dá)到預(yù)先分析，進(jìn)而優(yōu)化自動(dòng)化時(shí)鐘門(mén)等集成功能。

　　博通公司歐洲硬件開(kāi)發(fā)工程經(jīng)理 Paul Rolfe 指出：“Vivado 設(shè)計(jì)套件與Virtex-7 2000T FPGA的組合改變了可編程邏輯產(chǎn)業(yè)發(fā)展的模式。Vivado 使博通無(wú)需進(jìn)行任何手動(dòng)布局規(guī)劃或分區(qū)工作，就能夠設(shè)計(jì)出業(yè)界最大容量的 FPGA。賽靈思在芯片和軟件雙方面的創(chuàng)新讓我們印象深刻。”

　　供貨情況

　　Vivado 設(shè)計(jì)套件 2012.1 版本現(xiàn)已作為早期試用計(jì)劃的一部分推出?？蛻艨陕?lián)系所在地的賽靈思代表。今夏早些時(shí)候?qū)⒐_(kāi)發(fā)布 2012.2 版本，今年晚些時(shí)候還將推出 WebPACK。目前采用 ISE 設(shè)計(jì)套件版本的客戶將免費(fèi)獲得最新 Vivado 設(shè)計(jì)套件版本和IDS。賽靈思將繼續(xù)為針對(duì) 7 系列及早期產(chǎn)品設(shè)計(jì)的客戶提供 ISE 設(shè)計(jì)套件支持。