瑞薩科技開發(fā)65nm工藝嵌入式SRAM穩(wěn)定運(yùn)行

東京，2006年6月15日——在今天于美國夏威夷火努魯魯舉行的超大規(guī)模集成電路（VLSI）2006年專題研討會上，瑞薩科技公司（Renesas Technology Corp.）宣布，開發(fā)出一種有助于采用65nm（65納米）制造工藝生產(chǎn)的SRAM（靜態(tài)隨機(jī)存取存儲器）實(shí)現(xiàn)穩(wěn)定運(yùn)行的技術(shù)。新技術(shù)采用了一種直接圖形成型布局和讀輔助及寫輔助電路，以克服采用精細(xì)特征工藝技術(shù)時由于晶體管固有特性可變性帶來的SRAM不穩(wěn)定問題。尤其是，該技術(shù)解決了與門限電壓（Vth）有關(guān)的諸如晶體管導(dǎo)通或關(guān)斷時出現(xiàn)的邊線電壓的重要問題。

采用65nm工藝的全球面積最?。?.494μm2）的存儲單元測試芯片包含一個8Mbit 6晶體管型SRAM，利用該芯片對穩(wěn)定運(yùn)行能力進(jìn)行了驗(yàn)證。測試數(shù)據(jù)顯示，利用這種設(shè)計(jì)方法可以在大批量生產(chǎn)時實(shí)現(xiàn)寬泛的整體Vth的可變性——與不采用該方法的情況相比產(chǎn)量可提高兩倍以上。其應(yīng)用包括用于微處理器和系統(tǒng)級芯片（SoC）器件的嵌入式SRAM。

新技術(shù)采用了新型單元布局和讀寫輔助電路

新的穩(wěn)定性技術(shù)包括三個方面。首先，它可利用直接成型的存儲單元布局抑制可變性。第二和第三，在SRAM陣列上加上兩種類型的輔助電路。一個是有利于實(shí)現(xiàn)穩(wěn)定性和高性能兼容的讀輔助電路，一個是可提高寫速度的寫輔助電路。用于使用了更小的特征尺寸，上述電路需要采用更加精細(xì)的大規(guī)模集成電路制造工藝。

此外，由于進(jìn)一步的小型化將引起晶體管主要特性更大的變化，尤其是門限電壓（Vth）的變化。本機(jī)Vth可變性尤其令人關(guān)注。這種隨機(jī)現(xiàn)象是由半導(dǎo)體中的雜質(zhì)狀態(tài)的波動造成的，甚至在同樣類型的相鄰的晶體管中也會出現(xiàn)。這種情形可能引起嵌入式SRAM的運(yùn)行不穩(wěn)定，而且還可能導(dǎo)致系統(tǒng)運(yùn)行的不穩(wěn)定，甚至造成系統(tǒng)故障。

新的穩(wěn)定性技術(shù)可以實(shí)現(xiàn)一種可直接進(jìn)行芯片布局圖形成型的工藝技術(shù)，而無需對局部尺寸進(jìn)行修改。這樣就可以簡化圖形成型過程，而且晶體管的成品尺寸也更加一致。這種對晶體管特性可變性的抑制，有助于改善存儲單件電氣特性的對稱性和穩(wěn)定性。







當(dāng)Vth處于低狀態(tài)時，讀輔助電路將自動控制字線電位，使之降低以增加穩(wěn)定性；當(dāng)Vth處于高狀態(tài)時，該字線電位升高，可實(shí)現(xiàn)更高的加速性能。即使本機(jī)Vth可變性增加，導(dǎo)致電氣特性的對稱性惡化的話，也可以實(shí)現(xiàn)穩(wěn)定性和高超性能之間的兼容性。

在一次寫操作期間，采用布線電容的寫輔助電路可迅速降低存儲單元電源線的電壓。在短短0.3ns該電壓即可下降到大約0.1V，從而提高了SRAM的寫速度。

瑞薩指出，在今年的2006年VLSI電路專題研討會上發(fā)布的穩(wěn)定性方法可以解決與工藝小型化有關(guān)的基本問題。因此，公司期待該技術(shù)將有助于改進(jìn)采用更精細(xì)半導(dǎo)體工藝節(jié)點(diǎn)的未來系統(tǒng)級芯片器件的制造工藝。