半導體商導入意愿濃厚　TSV應用加溫

　　TSV技術應用即將遍地開花。隨著各大半導體廠商陸續(xù)將TSV立體堆疊納入技術藍圖，TSV應用市場正加速起飛，包括影像感應器、功率放大器和處理器等元件，皆已開始采用;2013年以后，3D TSV技術更將由8寸晶圓逐漸邁向12寸晶圓應用。

　　三維(3D)矽穿孔(Through Silicon Via, TSV)的應用已相當廣泛，目前至少用于包含影像感應器、快閃記憶體、動態(tài)隨機存取記憶體(DRAM)、處理器(Processor)、現(xiàn)場可編程閘陣列(FPGA)、類比元件及功率放大器等元件。據(jù)專家評估，能夠整合各家廠商異質(zhì)晶片的究極3D IC，預估將在2015年左右問世，并且導入量產(chǎn)。

　　CoC晶片堆疊開先河

　　3D IC在專家的定義中總是與TSV脫不了關聯(lián)，但是進入立體堆疊的第一步，卻是晶片級技術CoC(Chip on Chip)。CoC會先將晶片磨薄，并且在沒應用TSV的情形下，仍可進行晶片鍵合，這個作法首先是由AT&T貝爾實驗室所提出，而英飛凌(Infineon)在2005年時所發(fā)表銅/鋅擴散焊球制程(SOLID)，也是應用這種CoC互連技術。

　　索尼(Sony)在2005年使用CoC技術，把微處理器(MPU)并到記憶體上，以滿足PlayStation效能需求。然而當時索尼指出，想要達到預期的良率水準，仍需一段更長的時間。

　　另外，在數(shù)位相機與手機的應用上，瑞薩電子(Renesas Electronics)也應用過CoC技術。他們采用的主要原因之一，是因為須要在記憶體與中央處理器(CPU)或特殊應用積體電路(ASIC)間提供更大的資料傳輸能力。而CoC技術另外也具有可協(xié)助減少接線端子板(Terminal Board)數(shù)目、有更快的執(zhí)行速度以及更小的尺寸等好處。當時瑞薩在Ni的凸塊底層金屬(UBM)，使用SnAg焊球，做為其微凸塊(μ-bump)之用。

　　當然，應用CoC技術時，廠商最注意也是其最特別的地方，在于其可供應高速資料傳輸?shù)奶匦?，因為記憶體晶片使用微凸塊與邏輯IC直接互連，且應用獨立的記憶體晶片，也毋須再內(nèi)嵌DRAM，且不會有效能下降風險(表1)。

　　另外，這種微凸塊結構提供比打線接合更多的互連，且有更低的寄生電容(Parasitic Capacitance)、電阻及電感，因此會讓DRAM與邏輯晶片間有更大的訊號頻寬，而有更快的資料傳輸率。

　　TSV立體堆疊應用普遍

　　在堆疊晶片的技術上，除了選擇使用CoC技術外，正宗的選項當然是TSV技術。

　　影像感應器最先采用

　　影像感應器是TSV技術的第一波應用(使用Backside Via);包括東芝(Toshiba)、意法半導體(ST)、三星(Samsung)，以及Oki Electric(現(xiàn)在屬于Rohm)，都已經(jīng)有生產(chǎn)線，而美光(Micron)的TSV影像感應器則已被移轉(zhuǎn)到子公司Aptina。

　　Tessera買了ShellCase后，已發(fā)展出可應用在影像感應器上的TSV技術。臺灣的精材、日本的三洋(Sanyo)以及中國蘇州的晶方皆已獲得該技術授權。首德(SCHOTT)也發(fā)展出類似架構，如可用在產(chǎn)生低電阻與高品質(zhì)電路的背面孔蝕刻及光阻劑噴灑涂膜等技術，且也準備好授權。

　　研究報告指出，在互補式金屬氧化物半導體(CMOS)影像感應器產(chǎn)品上使用背面挖洞技術，可提供較小封裝尺寸的優(yōu)點，如ST與Leti共同發(fā)表的產(chǎn)品--具有二十三個輸入輸出(I/O)的影像感應器，可以產(chǎn)生直徑70微米(μm)TSV孔徑，且最小可達間距是150微米。

　　功率放大器藉TSV技術接地

　　在功率放大器的相關應用上，IBM發(fā)表過可以使用塊晶(Bulk Wafer)技術來制造應用TSV的功率放大器，以0.35奈米的技術節(jié)點應用于移動式設備上。對于任何高頻操作的功率放大器來說，在射極(Emitter)接地導線的電感，會減少電晶體可得的功率，為了克服這個現(xiàn)象，IBM選擇在基底的背面進行蝕刻，以產(chǎn)生TSV的穿孔并且進行接地，這是他們在GaAs HBT功率放大器所做的附加動作。

　　在2008年，IBM宣布開始提供此技術于其上市商品SiGe功率放大器上，其晶片尺寸為1.125毫米(mm)×1.2毫米，且有十個TSV孔，這種作法與以往接合處只能在晶片邊緣四周有所不同。必要時，此種TSV技術還可以置放在靠近電能槽(Power Cell)附近，亦即能夠比打線接合封裝的方式減少大約20%的尺寸大小，也可以有傳統(tǒng)打線封裝電感的二十分之一，但是以結構來看，IBM的作法仍屬于單一晶片，并沒有做任何的晶片堆疊，可是至少有應用TSV技術。

　　TSV實現(xiàn)更高效能處理器

　　現(xiàn)今設備的運算能力，已被CPU、快取(Cache)與主記憶體間的頻寬及訊號延遲等問題所限制，使用3D IC整合堆疊技術可讓微處理器縮短互連長度，因而改善系統(tǒng)效能。

　　想要對微處理器進行3D整合堆疊時，會有兩項主要挑戰(zhàn)，首先是如何把3D堆疊制程整合到高效能微處理器制程中，主要考量是如何對張力強化的矽元件與低介電系數(shù)介電質(zhì)做處理，因為這兩者都對應力較為敏感;而3D堆疊通常會把元件層薄化到小于50微米，也就讓元件更容易產(chǎn)生應力效應，還有TSV接合的區(qū)域也會在堆疊時，因熱膨脹系數(shù)沒有搭配好，而產(chǎn)生熱機械應力與張力效應。

　　第二個主要的挑戰(zhàn)，則是須要解決當3D堆疊有效地增加電晶體密度后，讓堆疊體在散熱上更加錯綜復雜的問題。這是因為微處理器有更高的耗電密度，且可用的散熱路徑有限，處理過熱的問題于是更加關鍵。雖然在堆疊后的微處理器結構下，散熱會變得更差。

　　這類產(chǎn)品的第一波應用，是把快取記憶體接合到處理器。在設計上，處理器會全面的被重新分區(qū)(Repartition)，這將涵蓋邏輯與邏輯晶片的相互堆疊空間，以便充分應用3D堆疊的好處，并達到較低的耗電與雜訊，但首先需要有更好的3D設計工具來支援Repartition。

　　索尼在2012年啟動應用TSV技術至新一代游戲機的CPU/圖形處理器(GPU)開發(fā)計劃，主要是想讓PlayStation游戲機有更長的架上壽命，且藉由一系列的高規(guī)格、頂尖技術包含TSV互連的封裝，不斷地在其產(chǎn)品生命周期內(nèi)更新其平臺。

　　TSV邁向12寸晶圓應用

　　最近幾個月來，TSV已漸漸朝應用在12寸的晶圓上發(fā)展，但目前仍是以8寸為主要應用，幾個研發(fā)聯(lián)盟也都已有12寸TSV試產(chǎn)線，可以供材料、設備、制程等相關供應商進行研發(fā)。

　　首先，表2整理8寸與12寸晶圓在未來使用TSV堆疊至少兩顆晶片的應用產(chǎn)量，這個預測值包含各式應用，其中可以看出在2011年前，12寸晶圓的應用都僅止于研發(fā)階段，但在2013年開始便快速發(fā)展。在那之前，各式的研發(fā)，都將于無晶圓(Fabless)、整合元件制造商(IDM)、封裝廠，甚至于晶圓代工(Foundry)與封測代工廠(OSAT)進行。

　　目前影像感應器產(chǎn)品，并沒有太多的堆疊結構，但在各大廠的技術藍圖上，已將數(shù)位訊號處理器(DSP)晶片堆疊進去;其中，又以CMOS影像感應器較會使用立體堆疊。如先前所述，藉由使用背面顯影技術，影像感應器可拜TSV之賜而達到更小的尺寸。

　　表3是針對使用背面進行TSV制程的影像感應器所做的產(chǎn)量預估。值得一提的是，影像感應器已進入3D堆疊應用，并且預測將于2013年，產(chǎn)量可達15億顆。由于縮小尺寸是消費者的主要偏好，這個預測實現(xiàn)的可能性非常地高。

　　雖然僅有少數(shù)的資料探討到3D堆疊在功率放大器上，但從2009年起，使用TSV技術來制造功率放大器的應用已有其市場，主要還是在8寸的晶圓尺寸上，由于應用面比較廣，從2010年至2014年，產(chǎn)能將會大幅提升，表4即為使用TSV于功率放大器的應用預測。

　　CPU處理器應用TSV技術，預測大概會從22奈米之后才會開始，晶片尺寸大約263平方毫米，但使用TSV堆疊DRAM于CPU處理器上，預測必須到2014年之后才會有商品出現(xiàn)。

　　從表5可以看出應用于處理器上的TSV直至2013年后才會有產(chǎn)量出來，在這之前僅止于研發(fā)階段，而且目標大多鎖定12寸晶圓尺寸。

　　圖形處理器也可以在3D TSV技術上找到其本身的利基，輝達(NVIDIA)剛成立時，僅能夠?qū)⒁话偃f個電晶體制作在處理器上，而現(xiàn)在則可使用40奈米的技術將32億個電晶體擠進單一顆圖形處理器上?？墒呛碾娙允莻€大麻煩，在進入90奈米后，耗電便一直增加，藉由使用應變矽(Strained Silicon)、電軌(Power Rail)、休眠模式及多重門檻電壓等技術，輝達宣稱可以在20毫米×20毫米的晶片尺寸下，維持僅130瓦(W)的耗電。

　　另一個問題，則是漏電流。根據(jù)輝達的說法，直流電(DC)在一開始會超過交流電壓，而當電晶體有較高的門檻電壓時，漏電流將更為嚴重，在接下來的兩代圖形處理器，將會有100億個電晶體，而漏電流須設法趨近零。圖形處理器需TSV，以便讓邏輯晶片可以連結到DRAM與各個晶片上，而使得尺寸大大縮小。

　　廠商陸續(xù)導入TSV技術

　　TSV技術的應用，在固態(tài)技術協(xié)會(JEDEC)宣布寬I/O介面DRAM應用TSV堆疊的標準后，才算有一個共通架構讓廠商得以取得共識。不難想像，實際上還是有許多應用TSV的空間，只是基于成本、效能、可靠度、良率等不同層面的考量下，主流技術還未能轉(zhuǎn)到3D IC的身上。

　　話雖如此，自2008年起，陸續(xù)有半導體大廠正式將應用TSV的立體堆疊，規(guī)畫到技術藍圖中，如2011年12月臺積電便決定獨力開發(fā)與供應TSV的制程服務。

　　雖然目前在市場上已有許多的公司規(guī)劃且有意導入TSV技術到自家的核心產(chǎn)品上，但由于成本較難估算，且價值鏈架構并不穩(wěn)定，仍需時間來加以厘清，才可加速TSV市場應用。