基于多處理器的可識別方位引信信號處理系統(tǒng)

3．2 多處理器協(xié)同工作下高速數(shù)據(jù)傳輸
由于設計中采用FPGA+DSP的系統(tǒng)構(gòu)成方式，由兩片F(xiàn)PGA完成4路多普勒信號的FFT運算、求模運算等，由DSP完成后續(xù)復雜算法計算。對于每幀運算，經(jīng)2片F(xiàn)PGA處理得到的4路信號頻域信息能夠快速、同步、準確的傳到下級DSP芯片中，是多處理器設計中的難點。
以256點，8位FFT運算為例，在兩片F(xiàn)PGA進行完FFT運算和模值運算后，得到4路多普勒信號的頻域信息，共4路×256點×8位數(shù)據(jù)，這些數(shù)據(jù)后要進行頻域單元平均恒虛警算法判斷是否存在目標，以及用消比幅算法來判斷目標的方位信息。而進行下一步處理，首先要完成4路頻域數(shù)據(jù)的傳輸問題，在信號處理系統(tǒng)設計中，數(shù)據(jù)處理有實時性處理的要求，并且FPGA與DSP之間只有一個數(shù)據(jù)通路，如果將4路數(shù)據(jù)串行傳輸，傳輸時間將大幅增加，直接導致信號處理系統(tǒng)不能滿足實時性要求。基于這樣的考慮，在傳輸數(shù)據(jù)之前首先將4路×256點×8位數(shù)據(jù)，轉(zhuǎn)化為1路×512點×16位的頻域數(shù)據(jù)，通過DSP的16位數(shù)據(jù)通路傳輸數(shù)據(jù)，這種數(shù)據(jù)預處理方法需要將兩片F(xiàn)PGA的數(shù)據(jù)進行融合，在緩存模塊的軟件設計中，首先將FPGA1和FPGA2中的兩路FFT運算結(jié)果2路×8位融合成1路×16位數(shù)據(jù)，再將FPGA2中的處理結(jié)果傳至FPGA1中，將兩片F(xiàn)PGA的處理結(jié)果分別存入兩個雙口RAM中，兩個存儲器統(tǒng)一由DSP地址總線控制，增設存儲器選擇端，同一時刻僅有一個RAM向DSP傳輸數(shù)據(jù)。多級數(shù)據(jù)緩存示意圖如圖8所示。

根據(jù)上述原理進行數(shù)據(jù)緩存設計，本系統(tǒng)能夠快速、4通道同步、準確地將頻域處理結(jié)果送制下級運算中，保證了系統(tǒng)的準確性和快速性。
3．3 高速信號處理中的多級流水設計
由于引信與目標高速交會，要正確識別目標、精確控制炸點，就必須在較短的時間內(nèi)處理大量的回波信息。定向毫米波引信數(shù)字信號處理立足于干擾條件下探測識別目標的設計理念，更需要在短時間內(nèi)對多個象限的回波信號做多批次的處理并進行特征積累，完成干擾模式的識別和目標的精確檢測及定位。因此，對信號處理的快速性、實時性要求更高。
為保證系統(tǒng)工作的實時性，在整個信導處理系統(tǒng)設計中采用了多級流水線處理，首先將整個信號處理系統(tǒng)分為時頻轉(zhuǎn)換和目標檢測、方位識別兩級大流水線，在FPGA的設計中，將整個時頻轉(zhuǎn)換也分為數(shù)據(jù)接收緩存、FFT運算、求模運算、數(shù)據(jù)輸出緩存等模塊。在每個模塊設計中，又將各模塊運進行分級處理，多級流水線處埋保證了整個信號處理系統(tǒng)的實時性和快速性。多級流水的思想利用了FPGA內(nèi)部的豐富資源、面積換取了速度，大幅提高了系統(tǒng)關鍵路徑的最高時鐘頻率，fmax。

4 結(jié)束語
文中設計了一種基于多處理器的數(shù)字信號處理機，不僅實現(xiàn)了引信的頻域目標檢測算法，同時實現(xiàn)了基于多普勒比幅算法的方位識別算法，具有8象限的方位識別能力，信號處理器裝調(diào)完成后，對信號處理電路進行了不同交會狀態(tài)的數(shù)據(jù)回放，結(jié)果表明，該信號處理器能夠在不同的交會條件下，準確給出目標存在信號和目標方位信息，實現(xiàn)8象限的目標方位識別。