基于DSP/FPGA的超高速跳頻系統基帶設計與實現

跳頻通信系統作為擴頻通信體制中的一種重要類型，以其出色的抗遠近效應、抗干擾能力，在軍用、民用通信領域得到了廣泛應用。跳頻通信方式是指載波受一偽隨機碼的控制， 不斷地、隨機地跳變，可看成載波按照一定規(guī)律變化的多頻頻移鍵控（MFSK）。跳頻通信的頻率受偽隨機碼控制不斷跳變，跳頻圖案可以設置幾千乃至上萬個，收發(fā)兩端只要跳頻圖案一致，跳頻時間同步，就可在信息傳輸過程中不斷跳變空間頻率信道，實現跳頻通信。

　　近年來隨著半導體工藝和計算機技術的發(fā)展，DSP（Digital Signal Processor）、FPGA（Field Programmable Gates Array）等現代信號處理芯片越來越成熟和普遍使用，以前只能理論研究的跳頻技術有了實現的可能。

　　1 基于FPGA/DSP的跳頻系統硬件架構

　　本跳頻通信系統的發(fā)射系統如圖1。信源信息進入DSP進行信道編碼；隨后DSP根據編碼結果使能FPGA控制DDS在中頻段產生跳頻信號；最后混頻器把信號頻率搬移到射頻上，經過高頻放大器放大后發(fā)射。

　　接收系統如圖2。天線將接收到的信號經過高頻放大器放大后，與第一本振混頻，產生第一中頻信號；DDS受DSP控制，作為第二本振，與接收到的跳頻信號按相同規(guī)律跳頻（但頻率相差一個中頻），至此得到了固定中頻，完成解跳；隨后，對信號進行中頻采樣，在數字域中利用正交NCO（NCO位于FPGA中，受DSP控制）實現數字解調；得到的結果在DSP中進行信道解碼，恢復原始信息，送到信宿。

　　可以看到本跳頻系統中，FPGA是硬件邏輯的載體，完成基帶信號采樣后的混頻、濾波等操作及對DDS、ADC等外部邏輯的控制；DSP控制FPGA內部邏輯以及DDS、ADC等邏輯單元完成跳頻通信系統基帶部分的發(fā)射與接收及其一系列計算任務；高精度時鐘源為整個系統提供時間基準，經過DSP、FPGA、DDS等器件內部鎖相環(huán)倍頻，為各器件提供主時鐘。

　　2 DSP與FPGA之間的數據通信設計

　　DSP與FPGA之間的接口如圖3所示。

　　FPGA上的邏輯設計采用了OnChipBus+UserLogic的SOPC設計思想。其中OnChipBus采用Avalon總線。Avalon交換結構是Altera公司提出的一種在可編程片上系統中連接片上處理器和各種外設的互聯機構，是一種同步總線，包含完善的總線仲裁邏輯，并針對自身產品進行邏輯優(yōu)化，特別適合用在Altera FPGA上。但是，Avalon總線與C54x系列DSP的外部存儲器異步接口時序不兼容，為此，設計了Bus Bridge模塊，一邊是DSP EMIF的Slave Interface，連接到DSP的EMIF，映射到DSP IO空間；另一邊是Avalon總線的Master Interface，連接到Avalon總線，從而實現兩種總線間數據的透明傳輸。

　　FPGA的內部邏輯采用了模塊化的設計思想，每個Logic都包括AvalonSlaveInterface、RegisterFile和UserLogic三部分。其中， AvalonSlaveInterface是AvalonBus的從接口邏輯；RegisterFile是寄存器組邏輯，通過Avalone總線映射到DSP相應的IO地址空間；UserLogic用于實現用戶邏輯，其功能完全由RegisterFile的內容決定。各個模塊獨立工作，模塊之間的通信通過片上總線進行，增加了設計的靈活性，便于維護和擴展，并可以利用SOPC Builder工具完成系統的集成。

　　3 基于DSP/FPGA的跳頻系統基帶部分關鍵模塊設計

　　3.1 跳頻器設計

　　本設計選用DDS作為跳頻器。DDS可以視為由NCO和高速DAC構成。NCO決定了DDS輸出信號的頻率范圍、分辨率和相位分辨率等參數，它主要由相位累加器、相位偏移加法器和余弦表構成。其具體實現如圖4。

　　為了適應復雜的數字接口，在FPGA中設計了DDS Controller邏輯，完成了對所有時序和數據格式的轉換。DSP僅通過讀寫DDS Controller中的幾個寄存器就可以實現對DDS的所有操作。DDS的輸出端采用了互補電流輸出，經過變壓器耦合并通過低通濾波器后得到基頻信號。