新聞中心

EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計應(yīng)用 > quartus的IP仿真出錯解決方案

quartus的IP仿真出錯解決方案

作者: 時間:2010-08-08 來源:網(wǎng)絡(luò) 收藏
大家都知道可以直接拿來用的,大大節(jié)省了開發(fā)時間,而且其代碼是絕對優(yōu)化的;所有的前奏都操作成功,設(shè)置沒什么問題,開始對生成的fft.vhd文件進行編譯,點擊Start Compilation,第一感覺:慢!編譯很慢,應(yīng)該是文件太龐大了吧,需要生成很多信息,在Status里觀察進度,F(xiàn)ull Compilation進行至80%,報錯!

無奈,但沒能通過EDA Netlist Writer,查找錯誤信息,簡單六行:

本文引用地址:http://m.butianyuan.cn/article/151703.htm

主要錯誤:

Error:Can''t generate netlist outout files because the fileC:/altera/72/ip/fft/lib/auk_dspip_math_pkg_fft_72.vhd is an OpenCore Plus time-limited file.

生成網(wǎng)表輸出文件。OpenCore Plus time-limited ,在之前進行的一系列設(shè)置里(settings)ENA Netlist Writer options里選擇的是第三方軟件modelsim,緣故就出在此。在沒有授權(quán)時opencore是不允許生成Netlist的,更改設(shè)置:settings里EDA Tool Settings ―>Simulation選擇“none”,重新編譯,通過。

接下來,理清管腳關(guān)系,進行



關(guān)鍵詞: 解決方案 出錯 仿真 IP quartus

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉