手機(jī)數(shù)字基帶處理芯片中的靜態(tài)時(shí)序分析

1.引言

　　隨著深亞微米技術(shù)的發(fā)展，數(shù)字電路的規(guī)模已經(jīng)發(fā)展到上百萬門甚至上千萬門。工藝也從幾十μm提高到65nm甚至45nm。這樣的電路規(guī)模做驗(yàn)證的時(shí)間在整個(gè)芯片的開發(fā)周期所占的比例會(huì)越來越重。通常，在做驗(yàn)證的時(shí)候，我們都會(huì)采用動(dòng)態(tài)驗(yàn)證的方法?，F(xiàn)在，用靜態(tài)驗(yàn)證方法（STA Static Timing Analysis），不僅能夠完成驗(yàn)證的工作，而且還能大大節(jié)省驗(yàn)證所需要的時(shí)間。靜態(tài)時(shí)序分析簡(jiǎn)稱它提供了一種針對(duì)大規(guī)模門級(jí)電路進(jìn)行時(shí)序驗(yàn)證的有效方法。靜態(tài)時(shí)序分析是相對(duì)于動(dòng)態(tài)時(shí)序分析而言的。動(dòng)態(tài)時(shí)序分析時(shí)不可能產(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無法暴露一些路徑上可能存在的時(shí)序問題；而靜態(tài)時(shí)序分析，可以方便地顯示出全部路徑的時(shí)序關(guān)系，因此逐步成為集成電路設(shè)計(jì)簽字認(rèn)可的標(biāo)準(zhǔn)。

2.靜態(tài)時(shí)序分析工作原理

　　本文以Synopsys公司的Prime Time SI作為時(shí)序分析的工具，介紹靜態(tài)時(shí)序分析的工作原理。Prime Time把整個(gè)設(shè)計(jì)電路打散成從主要的輸入端口到電路觸發(fā)器、從觸發(fā)器到觸發(fā)器、從觸發(fā)器到主要輸出端口、從主要的輸出端口到主要的輸出端口、四種類型的時(shí)序路徑，分析不同路徑的時(shí)序信息，得到建立時(shí)間（setup time）和保持時(shí)間（hold time）的計(jì)算結(jié)果。而Prime time SI又在Prime time的基礎(chǔ)上加入串?dāng)_分析（Crosstalk analysis）。串?dāng)_是由兩個(gè)或者多個(gè)物理相鄰連線之間的容性交叉耦合（capacitive cross-coupling）產(chǎn)生的相互作用。隨著工藝越來越進(jìn)步，在130nm或者90nm的工藝下，串?dāng)_的影響已經(jīng)變得與單元延遲和線延遲一樣重要。

2.1 時(shí)序路徑的分析

　　整個(gè)電路的靜態(tài)時(shí)序分析都是由時(shí)序路徑分析組成。時(shí)序路徑分析就是檢查從發(fā)射沿（lunching edge）到捕獲沿（capturing edge）的時(shí)間是否滿足設(shè)計(jì)的需要。它主要可以分為兩類：

建立時(shí)間路徑

　　這種路徑用于檢查信號(hào)在到達(dá)捕獲沿之前的一段穩(wěn)定時(shí)間（setup time），也就是確定從發(fā)射沿到捕獲沿的過程是否足夠快。建立路徑包括普通的數(shù)據(jù)到時(shí)鐘的建立路徑、數(shù)據(jù)到數(shù)據(jù)以及時(shí)鐘門的路徑。如果最晚的一個(gè)發(fā)射沿到最早的一個(gè)捕獲沿之間的時(shí)間滿足時(shí)序要求（沒有timing violation），才能確保這條建立路徑都滿足條件。

保持時(shí)間路徑

　　這種路徑用于檢查信號(hào)在到達(dá)捕獲沿之后的一段穩(wěn)定時(shí)間的（hold time），也就是確定從發(fā)射沿到捕獲沿的時(shí)間是否太短。包括普通的數(shù)據(jù)到時(shí)鐘的建立路徑、數(shù)據(jù)到數(shù)據(jù)以及時(shí)鐘門的路徑、異步信號(hào)同步化的檢查。為了正確的分析，我們檢查保持路徑時(shí)必須檢查最早的一個(gè)發(fā)射沿到最晚的一個(gè)捕獲沿之間的時(shí)間滿足時(shí)序要求。

　　如圖1中發(fā)射部分由所有的時(shí)鐘端口到觸發(fā)器FF2的D端口之間的單元（包括U1、U2、FF1、U4）和線組成；捕獲部分由所有的時(shí)鐘端口到觸發(fā)器FF2的時(shí)鐘端口之間的單元（U1、U3、FF2）和線組成。其中U1既屬于建立路徑又屬于保持路徑。那么，建立路徑就應(yīng)該結(jié)合到FF2的D端口最慢的路徑和到其時(shí)鐘端口最快的路徑來看。保持路徑則相反，我們應(yīng)該找到達(dá)FF2D端口最快的路徑和到其時(shí)鐘端口最慢的路徑。對(duì)于Setup Time驗(yàn)證來說:

　　Slack=Required Time C Arrival Time

　　對(duì)于Hold Time驗(yàn)證來說:

　　Slack= Arrival Time CRequired Time

　　Slack為正值，表示滿足時(shí)序要求

圖1 建立/保持路徑示意圖

PT工作流程

　　圖2為PT的工作流程，我們可以看出靜態(tài)時(shí)序分析是一個(gè)反復(fù)進(jìn)行的過程。直到結(jié)果滿足要求為止。

圖2 PT工作流程

　　芯片在工作時(shí)所處的環(huán)境是不同的，然而環(huán)境的不同導(dǎo)致芯片內(nèi)部的單元和線的延遲不同。為了使芯片在大多數(shù)環(huán)境下都能正常工作，PT中提供了三種分析模式：single、bc_wc、on_chip_variation。我們平時(shí)常用的是bc_wc模式，它把環(huán)境用工藝制程（process）、溫度（temperature）、電壓（voltage）分為以下3種情況：

　　1、best case：工藝制程：1；理想溫度零下40攝氏度；電壓1.32V（此芯片額定電壓為1.2V）

　　2、typical case：工藝制程：1；室溫環(huán)境25攝氏度；電壓1.2V

　　3、worst case： 工藝制程：1；125攝氏度；電壓1.08Ｖ

　　為了測(cè)試芯片在投片生產(chǎn)和封裝整個(gè)制造過程是否出現(xiàn)物理等方面的缺陷導(dǎo)致功能不正確?，F(xiàn)在的超大規(guī)模集成電路的設(shè)計(jì)中，都加入了可測(cè)性設(shè)計(jì)（DFT：Design for Test）電路。當(dāng)芯片工作于測(cè)試模式時(shí)，時(shí)鐘樹的結(jié)構(gòu)與功能模式完全不同。我們必須在測(cè)試模式下也要分以上3種情況做靜態(tài)時(shí)序分析。

3.靜態(tài)時(shí)序分析與門級(jí)仿真的關(guān)系

　　靜態(tài)時(shí)序分析也有自己的弱點(diǎn)，它無法驗(yàn)證電路功能的正確性。值得注意的是，靜態(tài)時(shí)序分析只能有效地驗(yàn)證同步時(shí)序的正確性，大部分設(shè)計(jì)中可能包含地異步電路的時(shí)序驗(yàn)證，則必須通過門級(jí)仿真來保證其時(shí)序的正確性。