A／D轉(zhuǎn)換器AD7262芯片介紹

　　AD7262具有高速低功耗同步采樣，最高可達1 MS／s。其內(nèi)部集成的可編程放大器PGA有14種放大增益可供選擇。兩組比較器A、B和C、D用作電機控制或各種電極傳感器的運算器。其中比較器A和B具有低功耗特點，比較器C和D具有高速特點。雙通道差分輸入同時采樣和A／D轉(zhuǎn)換，輸入阻抗大于1 GΩ。單電源+5 V供電。PGA增益為2,-3 dB帶寬為1．7 MHz，信噪比SNR為73 dB；其增益為32時，信噪比為66 dB。輸入直流漏電流±0．001μA，失調(diào)漂移為2．5μV／℃。帶有串行外設接口SPI，兼容QSPI，MICROWIRE，DSP。該器件具有多種節(jié)能模式，動態(tài)匹配所需內(nèi)部模塊，具有寄存器控制和引腳驅(qū)動兩種工作方式。

引腳功能

　　AVcc：模擬電源輸入端，4．75～5．25 V；

　　CA_CBVCC／CC_CDVCC：比較器的電源輸入端，2．7～5．25 V；

　　CA_CB_GND／CC_CD_GND：比較器的地輸入端；

　　VA+/VA-,VB+／VB-：A／D轉(zhuǎn)換器A和B通道的差分模擬輸入端；

　　VREFA／VREFB：A／D轉(zhuǎn)換器A和B通道的基準電壓輸入輸出端；

　　SCLK：串行時鐘，SPI通訊時鐘，也是A／D轉(zhuǎn)換過程的時鐘源；

　　CAL：初始化內(nèi)部失調(diào)校準邏輯輸入；

　　PD2：節(jié)能模式選擇邏輯輸入；

　　PD1：節(jié)能模式選擇邏輯輸入；

　　PD0／DIN：節(jié)能模式選擇邏輯輸入，同時在寄存器控制模式下為數(shù)據(jù)輸入端；

　　CS：片選輸入端；

　　CA+/CA-,CB+/CB-：比較器A和B的差分輸入端；

　　CC+／CC-，CD+/CD-：比較器C和D的差分輸入端；

　　AGND：模擬地輸入端；

　　DGND：數(shù)字地輸入端；

　　COUTA～COUTD：比較器CMOS推拉輸出，使用VDRIVE時，為數(shù)字輸出端；

　　DOUTA／DOUTB：A／D轉(zhuǎn)換串行數(shù)據(jù)輸出端；

　　G0～G3：增益倍數(shù)邏輯輸入端，當全為低電平時，為寄存器控制工作方式；

　　VDRIVE：邏輯電源輸入端，2．7～5．25 V；

　　REFSEL：基準電壓選擇端，高電平使用內(nèi)部基準電壓，低電平使用外部基準電壓。

內(nèi)部結構

　　圖1為AD7262的內(nèi)部結構圖。兩路差分信號通過各自的PGA同步采樣放大后，進入跟蹤保持器，此時由控制邏輯控制2個12位的逐次逼近型A／D轉(zhuǎn)換器實現(xiàn)模擬數(shù)字轉(zhuǎn)換，最后由輸出驅(qū)動器分別串行驅(qū)動輸出至DOUTA和DOUTB。

　　在引腳驅(qū)動方式下，G0～G3必須至少有一個高電平。外接的G0～G3決定PGA的放大倍數(shù)。PD2～PD0 3個端口電平控制其內(nèi)部比較器和12位的A／D轉(zhuǎn)換器各模塊的使用或關閉。在寄存器控制方式下，PD2，PD1，G0～G3全為低電平。PD0／DIN為數(shù)據(jù)輸入端，用于寫入相關控制寄存器，動態(tài)配置放大倍數(shù)、校準和節(jié)能模式。AD7262以2的補碼輸出轉(zhuǎn)換結果。