貫穿整個IC實現(xiàn)流程的集成化低功耗設(shè)計技術(shù)

設(shè)計工具

傳統(tǒng)上，單點的功耗分析和優(yōu)化工具被作為單獨步驟添加到流程中。這些流程要么需要采用多個數(shù)據(jù)庫，要么是將完全不同的數(shù)據(jù)模型組合進一個數(shù)據(jù)庫中，不僅帶來了數(shù)據(jù)轉(zhuǎn)換問題，同時也使得數(shù)據(jù)管理工作變得相當煩瑣、耗時且容易出錯。

不止如此，更嚴重的問題還在于，單點工具在布局后修正缺陷的做法極難完成，特別是修正工作還必須手工進行時更是如此。且分析和修正工作必須不斷重復進行，可能導致代價昂貴的項目延遲。如果分析工作是設(shè)計流程的其中一個組成部分，那么就能更早地發(fā)現(xiàn)問題，給出解決方案，也就能避免了修正工作。

為什么一款基于單一數(shù)據(jù)模型的集成化流程是必需的呢？DVFS設(shè)計就是一個很好例子。為確保系統(tǒng)在縮放時仍可正常運作，我們需要一種適用于多操作模式和環(huán)境的分析和優(yōu)化的穩(wěn)定集成。隨著當今片上系統(tǒng)（SoC）尺寸達到了1億個門極電路，這種分析和優(yōu)化還必須有效的使用存儲器和降低運行時間。當前行業(yè)標準的靜態(tài)時序工具是在多模/多角分析日漸普遍使用前開發(fā)出來的?，F(xiàn)在它們的效率越來越低，而且還需額外且昂貴的硬件和資源。為支持1億門、低功耗系統(tǒng)的生產(chǎn)率需求，創(chuàng)新工作勢在必行。

未來

低功耗設(shè)計需求隨著其重要性的日益突顯，正成為一項研究熱點。

通過工藝技術(shù)的變化，靜態(tài)功耗問題得到了一些解決。例如，人們正在開發(fā)可提供近零漏電流和更先進細粒度功率門控技術(shù)的高k（高介電常數(shù)）和金屬柵半導體。

通過異步設(shè)計降低動態(tài)功耗的研究還在持續(xù)進行，可能不久我們就能看到回報了。其主要優(yōu)勢是去除了恒定開關(guān)同步時鐘網(wǎng)絡，從功率、面積和時序角度來看，這能帶來很好效果。遺憾的是，高效并且健壯的自定時邏輯電路的自動生成仍未實現(xiàn)商業(yè)化。 目前應用僅僅局限于隔離的功能塊（GALS），外圍使用異步的方式，而內(nèi)部依然使用同步電路。

總結(jié)

只有功耗分析工具全都與實現(xiàn)工具并行運行才是真正的低功耗實現(xiàn)環(huán)境，其中必須包括綜合、布局布線、時鐘樹綜合、提取、時序和信號完整性分析，且它們?nèi)际褂媒y(tǒng)一數(shù)據(jù)模型，可以同時訪問分析結(jié)果。解決方案必須具有可縮放性，能應對有著更嚴格功率要求的更大型設(shè)計，這點至關(guān)重要。