貫穿整個IC實(shí)現(xiàn)流程的集成化低功耗設(shè)計(jì)技術(shù)

降低功耗是現(xiàn)代芯片設(shè)計(jì)最具挑戰(zhàn)性需求之一。采用單點(diǎn)工具流程時，往往只有到了設(shè)計(jì)流程后期階段才會去考慮降低功耗的需求，從而經(jīng)常導(dǎo)致大量問題和延時。微捷碼設(shè)計(jì)自動化有限公司高級技術(shù)產(chǎn)品經(jīng)理Rob Knoth向我們解釋了‘為何功率優(yōu)化應(yīng)是完整設(shè)計(jì)流程必不可少的集成組件’。

起初，低功耗設(shè)計(jì)技術(shù)主要是用于移動產(chǎn)品。而今插在電源插座上的產(chǎn)品數(shù)不勝數(shù)，它們都在不斷吸收著電流，全世界大量功率都浪費(fèi)在了這些產(chǎn)品上。今天，政府正積極要求電子企業(yè)遵從更嚴(yán)格的要求來幫助降低全球功耗。低功耗設(shè)計(jì)與每個人息息相關(guān)?，F(xiàn)在低功耗需求無處不在，而且變得更具挑戰(zhàn)性。

低功耗設(shè)計(jì)，不論是動態(tài)功耗還是靜態(tài)功耗，均要求設(shè)計(jì)流程各個階段時序、功耗和面積間復(fù)雜的折衷權(quán)衡。這些需求相互間聯(lián)系密切，要想解決這些需求，低功耗分析和優(yōu)化引擎必須集成并運(yùn)用于從RTL規(guī)格到GDSII輸出的整個流程中。由于芯片尺寸還在持續(xù)增長，因此這一流程必須是可縮放的，否則它將會對設(shè)計(jì)師工作效率造成限制。

圖1: 低功耗設(shè)計(jì)牽涉到設(shè)計(jì)流程的各個方面

動態(tài)功耗

設(shè)計(jì)的動態(tài)功耗是由電容、電壓和頻率共同決定的。

電容主要受到門極電路尺寸及布線的影響。邏輯門尺寸是降低內(nèi)部開關(guān)電流與增加系統(tǒng)面積、噪音和容性負(fù)載間的一種折衷權(quán)衡?？s短布線將意味著容性負(fù)載的減少，但是帶來擁塞情況的惡化，可能導(dǎo)致布線違規(guī)或源自串?dāng)_的時序問題。

頻率對系統(tǒng)動態(tài)功耗的影響很大。采用并行處理方式，系統(tǒng)時鐘可以降低，同時保持吞吐量不變。當(dāng)然這是以犧牲面積為代價，是從架構(gòu)上進(jìn)行考慮。

在芯片總功耗中，時鐘樹網(wǎng)絡(luò)的功耗占據(jù)了很大一部分。將功耗作為一個成本函數(shù)來考慮已變得越來越重要，特別在較小尺寸中更是如此。目前已有各種不同技術(shù)可被廣泛應(yīng)用于RTL綜合和物理綜合中，如：廣泛的門控時鐘覆蓋、門控時鐘克隆/反克隆、有功率意識的緩沖器插入、尺寸調(diào)整和門控時鐘布局。此外，如時鐘樹綜合（CTS）中多閾值電壓（Multi-Vt）、層次化時鐘門控、基于行為的時鐘門控等其他技術(shù)也可以提供額外的功率節(jié)省。門控技術(shù)降低動態(tài)功耗也必須在面積和靜態(tài)功耗上平衡折中。