如何用Allegro對(duì)s3c2410的BGA封裝布線

由于s3c2410或者2440是采用的BGA封裝，看了網(wǎng)上專(zhuān)門(mén)有BGA封裝的電子資料，是介紹規(guī)則的，但是我感覺(jué)做起來(lái)非常麻煩，所以就覺(jué)得是否可以采用最直接的辦法使用allegro的扇出功能呢？首先是設(shè)置通孔，這個(gè)在約束條件管理器中設(shè)置

點(diǎn)擊物理規(guī)則(physical rule set)設(shè)置中的Set values

一定注意這個(gè)地方的設(shè)置如果你想采用的過(guò)孔沒(méi)有出現(xiàn)在左邊的方框內(nèi)，請(qǐng)查看是否正確設(shè)置了user preference設(shè)置中的Design_paths中的psmpath和padpath，我是把自己放置通孔的路徑增加進(jìn)去了。
這種方式是最直接修改過(guò)孔的辦法，另一種是在過(guò)孔以后使用tools->padstack->replace功能來(lái)替換，那個(gè)比較麻煩。還是設(shè)置約束規(guī)則比較好。

設(shè)置好了通孔我們就用扇出功能，在Route點(diǎn)擊Fanout By Pick，這時(shí)可以右鍵鼠標(biāo)選擇setup對(duì)扇出進(jìn)行設(shè)置，然后選中s3c2410/2440，此時(shí)就會(huì)看到扇出后的效果了。

感覺(jué)很漂亮而且符合BGA布線的規(guī)則，即發(fā)射形狀，不過(guò)最外邊的那一排不需要扇出，所以在菜單Edit->delete，然后在過(guò)濾Find中只選擇Clines和Vias，一般是把四周最外邊的三排全部刪除了，也可以在布線的同時(shí)修整扇出，現(xiàn)在開(kāi)始對(duì)其進(jìn)行布線了，不過(guò)根據(jù)布線的走向和密度我決定先從通孔引出到封裝外部再進(jìn)行群組走線，點(diǎn)擊Route-Connect,一定要注意右邊Options中的Bubble選擇正確，如果是Shove preferred（推擠前面的）就會(huì)把相鄰的布線給擠掉了，如果選擇Hug preferred（擁抱前面的）就會(huì)在鄰近的布線時(shí)出現(xiàn)合并現(xiàn)象，這也是不允許的，如果是Off就不會(huì)自動(dòng)避開(kāi)相近的布線，而Hug only就只是靠近或者擁抱相鄰的布線不會(huì)出現(xiàn)合并，所以在這里選擇Hug preferred。這是最重要的因?yàn)檫x擇不正確就會(huì)布一條擠掉或者合并了前一條，我就是在Options選項(xiàng)上郁悶了半天，看來(lái)出現(xiàn)問(wèn)題時(shí)需要的是先查找有關(guān)的工具手冊(cè)看看選項(xiàng)中是否可以有設(shè)置項(xiàng)，這里就是有朋友提醒我才看到的，因?yàn)橐纫龆皇沁B接到目標(biāo)元件上，所以需要去掉clip dangling clines（剪輯懸掛的走線）和Replace etch（替換走線）這二項(xiàng)，保證在布線的過(guò)程中不會(huì)使走線重合或者太近。另外，因?yàn)槭鞘褂玫倪^(guò)孔，所以可以在Options中設(shè)置想走線的層，我的是第三層的信號(hào)層，所以選擇了Signal1，這個(gè)名稱(chēng)是我在交叉層設(shè)置中命名的。設(shè)置完畢后我的Options如下圖：

下面就開(kāi)始先引出BGA的走線到封裝外面，以保證避開(kāi)相互靠近并且可以達(dá)到群組布線目的。

我同時(shí)為頂層和第三層信號(hào)層引出了連線，然后布線時(shí)使用群組功能同時(shí)布一個(gè)層上的多條線，快到目標(biāo)元件時(shí)就再次點(diǎn)擊Done，不要直接向目標(biāo)引腳引過(guò)去，因?yàn)槟繕?biāo)引腳是貼片式的封裝都在最頂層，所以對(duì)于第三層或者內(nèi)層的走線需要再次過(guò)孔到頂層，為了盡量保持信號(hào)的完整性和讓元件的目標(biāo)引腳端的走線保持垂直，我采取從目標(biāo)引腳走線向群組靠近的方法，走出的線即垂直而且好看一些。