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在40-nm 工藝節(jié)點(diǎn)實(shí)現(xiàn)世界上最先進(jìn)的定制邏輯器件

作者: 時(shí)間:2010-02-03 來源:網(wǎng)絡(luò) 收藏

在深亞微米,隨著向高級(jí)的過渡,由于靜態(tài)功耗顯著增大,半導(dǎo)體功耗成為非常關(guān)鍵的問題。物理距離減小更容易出現(xiàn)電流泄漏。漏極至源極泄漏和柵極泄漏都與溝道長度和邏輯門氧化層厚度成反比,隨著長度和厚度的減小會(huì)顯著增大( 圖2)。
NMOS
PMOS
Altera 公司 在- 節(jié)點(diǎn)實(shí)現(xiàn)世界上最先進(jìn)的邏輯器件
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本文引用地址:http://m.butianyuan.cn/article/191799.htm


圖2. 晶體管源極漏電流
源極至漏極泄漏也被稱為亞閾值泄漏,是漏電流的主要因素。在這里,即使晶體管邏輯門關(guān)斷,電流也會(huì)從晶體管源極流向漏極。由于晶體管越來越小,很難防止出現(xiàn)這類電流,因此,在其他參數(shù)都相同的條件下,較小的- 晶體管比大尺寸的晶體管更容易出現(xiàn)源極至漏極泄漏,而且漏電流更大。
晶體管閾值電壓(Vt) 也會(huì)影響源極至漏極泄漏的大小。晶體管Vt 是溝道開始傳導(dǎo)柵極和源極之間電流的電壓值。較小的高速晶體管需要較低的Vt 通過柵極控制來保持晶體管打開和關(guān)斷的速率,但是由于晶體管溝道不能徹底關(guān)斷,這也會(huì)增加漏電流。另一問題是柵極氧化層的厚度,它和攙雜一起也會(huì)影響Vt。較薄的氧化層使晶體管能夠更迅速地開關(guān),但是也增加了從柵極到基底氧化層的漏電流。隨著工藝尺寸的減小,邏輯門長度越來越短,這些漏電流在增大,如圖3 所示。


圖3. 靜態(tài)功耗隨著工藝尺寸的減小而顯著增大
Altera 主要采用5 種方法來降低漏電流,如表3 所示。

所有方法都對(duì)性能有影響,使晶體管不能以最大速率工作。然而, Altera 進(jìn)行了明智的選擇,在晶體管級(jí)以性能換取低功耗,維持器件總體性能不變。通過分析除了上面介紹的5 種方法, Altera 采用了其獨(dú)特的可編程功耗技術(shù)來降低靜態(tài)功耗。這一專利功能內(nèi)置在Stratix IV 器件芯片中,使Quartus® II 開發(fā)軟件能夠根據(jù)設(shè)計(jì)要求,改變晶體管Vt,以平衡性能和功耗。圖4所示為可編程功耗技術(shù)的高級(jí)實(shí)現(xiàn), Quartus II 軟件根據(jù)時(shí)序驅(qū)動(dòng)的編輯功能分析用戶FPGA 設(shè)計(jì),選擇邏輯陣列中的哪些晶體管應(yīng)該采用高速模式,哪些應(yīng)該采用低功耗模式。通過改變跨過反向偏置電壓的晶體
管Vt,減小了時(shí)序不重要通路上的晶體管泄漏( 增大Vt),從而實(shí)現(xiàn)了低功耗,同時(shí)在需要的地方保持高性能不變。


圖4. 可編程功耗技術(shù) (1) 通過設(shè)置晶體管反向偏置,平衡了功耗/ 性能。
注釋:
(1) 這是可編程功耗技術(shù)非常簡單的“模型”。實(shí)際情況各種各樣,并擁有專利。
為降低器件的動(dòng)態(tài)功耗,在- 器件上, Altera 將以前器件系列使用的1.1V 內(nèi)核電壓降到了0.9V。晶體
管開關(guān)期間消耗的功率與V2C ( 其中, C 是電容) 成正比,因此,降低供電電壓會(huì)導(dǎo)致動(dòng)態(tài)功耗按平方比
例下降。
減小內(nèi)核電壓也會(huì)影響晶體管性能,但是Altera 再次利用了40-nm 節(jié)點(diǎn)的高性能特性來保持器件級(jí)性能不變。如前所述,和以前的工藝節(jié)點(diǎn)相比, Altera 在40-nm 節(jié)點(diǎn)某些晶體管上具有更強(qiáng)的驅(qū)動(dòng)能力, IC 設(shè)計(jì)人員能夠在驅(qū)動(dòng)能力和降低功耗上達(dá)到平衡。
此外, Altera 在其收發(fā)器上降低了每個(gè)發(fā)送器和接收器通道的功耗,進(jìn)一步降低了總功耗。Altera Stratix
IV FPGA還通過動(dòng)態(tài)片內(nèi)匹配(OCT) 技術(shù)降低了有功功耗。采用動(dòng)態(tài)OCT后,可以根據(jù)需要來接通或者關(guān)斷Altera 器件中的匹配電阻。在存儲(chǔ)器讀/ 寫周期中,關(guān)斷不需要的匹配電阻,去掉了電阻上的壓降,對(duì)于72 位接口,功耗能夠降低1.2 瓦。
表3. Altera 降低漏電流采取的方法
方法對(duì)降低功耗的影響對(duì)性能的影響
通過攙雜提高晶體管Vt 降低源極至漏極漏電流提高了晶體管接通電壓,降低了開關(guān)速度。
增大晶體管溝道長度降低源極至漏極漏電流降低了晶體管開關(guān)速度
采用更厚的邏輯門氧化層降低柵極至基底漏電流提高了晶體管Vt,降低了開關(guān)速度。
通過可編程功耗技術(shù)提高晶體管Vt 降低源極至漏極漏電流提高了晶體管接通電壓,降低了開關(guān)速度。
降低VCC 降低總漏電流降低了開關(guān)速度
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總之, Altera 在Arria II GX 器件上采取低功耗技術(shù)后,實(shí)現(xiàn)了帶有3.75-Gbps 收發(fā)器、功耗最低的FPGA,其功耗比競爭器件低65%。對(duì)于Stratix IV FPGA,采取低功耗措施后,和65-nm Stratix III FPGA 中實(shí)現(xiàn)的相似設(shè)計(jì)相比,總功耗( 待機(jī)功耗 + 動(dòng)態(tài)功耗) 平均降低了30%。
從技術(shù)領(lǐng)先到平穩(wěn)提高產(chǎn)量成功推出首款40-nm FPGA 是非常重要的事件,但是Altera 的目標(biāo)不止于此,還要象以前工藝節(jié)點(diǎn)產(chǎn)品那樣,實(shí)現(xiàn)高質(zhì)量可靠交付。通過努力, Altera 依靠其可靠的開發(fā)實(shí)踐,包括強(qiáng)大的測試芯片計(jì)劃、嚴(yán)格的器件檢驗(yàn)程序以及在提高產(chǎn)量上的獨(dú)特優(yōu)勢(shì),獲得了極大的成功。所有這些方面都得到了業(yè)界堅(jiān)實(shí)的代工線合作伙伴的有力支持。
Altera 的代工線合作伙伴TSMC 是代工線市場的領(lǐng)先者。在專業(yè)代工線領(lǐng)域,TSMC 占據(jù)了50%以上的世界市場份額,年度研究和開發(fā)投入超出最相近競爭對(duì)手55%。這些投入使TSMC 在光刻和可生產(chǎn)性設(shè)計(jì)(DFM) 方面占據(jù)了業(yè)界領(lǐng)先位置,進(jìn)一步保證了TSMC 能夠成功交付高級(jí)工藝節(jié)點(diǎn)產(chǎn)品。最重要的是,在40-nm 節(jié)點(diǎn), TSMC 是浸入式光刻技術(shù)的領(lǐng)先者,該工藝結(jié)合光刻透鏡和清澈液體,透過分辨率更高的光線,實(shí)現(xiàn)了更小、封裝更緊湊的器件。浸入式光刻是大部分半導(dǎo)體公司開發(fā)45-nm 節(jié)點(diǎn)及后續(xù)節(jié)點(diǎn)技術(shù)所選用的工藝,普遍認(rèn)為也是32-nm 節(jié)點(diǎn)要采用的技術(shù)。
和TSMC 一起, Altera 積極組織了多個(gè)聯(lián)合工藝開發(fā)團(tuán)隊(duì),以解決工藝開發(fā)面臨的各種問題,包括功耗/性能、建模、測試芯片規(guī)劃、存儲(chǔ)器、可靠性、聚乙烯熔絲、DFM、RF/ 模擬、ESD 和封裝等。所有團(tuán)隊(duì)在雙方產(chǎn)品交付和先進(jìn)性上達(dá)成一致,精誠合作,堅(jiān)持到底。
業(yè)界最可靠的測試芯片技術(shù)Altera 的實(shí)踐表明,在130nm、90nm 和65-nm 器件生產(chǎn)中,對(duì)于新半導(dǎo)體工藝體系結(jié)構(gòu)和器件特性的早期評(píng)估以及精細(xì)加工,測試芯片技術(shù)是非常有價(jià)值的工具。這一策略使Altera 的器件產(chǎn)量穩(wěn)步上升,已經(jīng)證明是可編程邏輯行業(yè)最具特色的一點(diǎn)。在40-nm 節(jié)點(diǎn), Altera 以可靠的9 種測試芯片計(jì)劃為其最新一代產(chǎn)品獲得成功再次建立了強(qiáng)大的基礎(chǔ)。
由于需要大量的模板,采用測試芯片意味著較大的投入。Altera 與TSMC 密切合作,保持了工藝效率,降低了成本。例如, TSMC 自己制造大量的測試晶片,全面進(jìn)行特性測試,調(diào)整制作方法,然后監(jiān)控產(chǎn)品。
通過密切合作,在代工線晶片早期階段實(shí)現(xiàn)了“背負(fù)式”測試結(jié)構(gòu),縮短了Altera 產(chǎn)品投產(chǎn)時(shí)間,使客戶能夠盡早使用最先進(jìn)的技術(shù)。同樣的,在Altera 的幫助下, TSMC 能夠有機(jī)會(huì)使用其模板進(jìn)行更多的測試。結(jié)果對(duì)雙方都有好處。
通過采集并分析測試芯片數(shù)據(jù), Altera 深入研究了各種隨機(jī)和系統(tǒng)偏差的影響,開發(fā)設(shè)計(jì)策略來降低甚至消除這些不利影響。Altera 在測試芯片上的大量投入幫助客戶避免了前沿半導(dǎo)體設(shè)計(jì)中的風(fēng)險(xiǎn)。對(duì)風(fēng)險(xiǎn)管理的關(guān)注展示了Altera 在可靠交付新技術(shù)產(chǎn)品上的承諾, Altera 不會(huì)中斷或者以有限的產(chǎn)量向客戶供貨,也不會(huì)提供達(dá)不到要求的產(chǎn)品。



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