采用邊界掃描法測(cè)試系統(tǒng)級(jí)芯片互連的信號(hào)完整性

互連中的信號(hào)完整性損耗對(duì)于數(shù)千兆赫茲高度復(fù)雜的SoC來說是非常關(guān)鍵的問題，因此經(jīng)常在設(shè)計(jì)和測(cè)試中采用一些特殊的方法來解決這樣的問題。本文介紹如何利用片上機(jī)制拓展JTAG標(biāo)準(zhǔn)使其包含互連的信號(hào)完整性測(cè)試，從而利用JTAG邊界掃描架構(gòu)測(cè)試高速系統(tǒng)級(jí)芯片(SoC)的互連上發(fā)生的時(shí)延破壞。

互連中的信號(hào)完整性損耗對(duì)于數(shù)千兆赫茲高度復(fù)雜的SoC來說是非常關(guān)鍵的問題，因此經(jīng)常在設(shè)計(jì)和測(cè)試中采用一些特殊的方法來 解決這樣的問題。我們認(rèn)為，完整性損耗(本文有時(shí)也稱為完整性故障)是在電壓失真(噪聲)和時(shí)延破壞(偏移)超過能接受的門限時(shí)發(fā)生的。這樣的門限取決于 制造所采用的工藝技術(shù)。這種故障情況的發(fā)生有著許多不可預(yù)料的原因，包括：1. 產(chǎn)生寄生值，例如晶體管尺寸、跨導(dǎo)、門限電壓、寄生電阻/電感/電容值等等的工藝變化，以及傳輸線效應(yīng)，例如串?dāng)_、過沖、反射，電磁干擾等，這些問題都很 難分析而且制造過程中會(huì)有變化的互連間耦合效應(yīng)(如耦合電容和互感)。2. SoC中開關(guān)同時(shí)切換引起的地線反彈，通常會(huì)造成噪聲余量的變化。

完整性故障模型

最被廣泛使用的模型是最大入侵方(MA)故障模型，這是許多研究人員用來對(duì)長(zhǎng)距離互連進(jìn)行串?dāng)_分析和測(cè)試的一個(gè)簡(jiǎn)化模型。如 圖1所示，該模型假設(shè)在V(受害方)線上傳輸?shù)男盘?hào)會(huì)受到在另外一條相鄰的A(入侵方)線上的信號(hào)/變化的影響。這種耦合影響可以用一般的耦合元件Z來概 括。一般來說這種影響的后果是噪聲(引起振鈴和功能錯(cuò)誤)和時(shí)延(引起性能降級(jí))。

本文使用了相同的模型。然而我們需要強(qiáng)調(diào)的是，對(duì)何種模式會(huì)造成最大的完整性損耗仍有爭(zhēng)論。顯然傳統(tǒng)的MA模型只考慮了電容 耦(couplingC)，所有的入侵方方同時(shí)作相同的跳變，而受害方或保持不變(針對(duì)最大的振鈴)，或作出相反的跳變(針對(duì)最大的時(shí)延)。當(dāng)互感起作 用時(shí)，一些研究人員利用其它方式(偽隨機(jī)或恒定)產(chǎn)生測(cè)試模式來形成最大的完整性損耗。雖然我們?nèi)允褂肕A模型，但測(cè)試方法并不取決于測(cè)試模式。在本文中 假設(shè)測(cè)試模式已被確定，讀者可以看到它們是如何通過增強(qiáng)的JTAG架構(gòu)高效地饋入互連的。

完整性損耗傳感器(ILS)單元

由于千兆赫茲芯片中的完整性損耗已受到越來越多人的重視，一些研究人員開發(fā)出了系列片上傳感器。許多這樣的完整性損 耗傳感器(ILS)的基礎(chǔ)都是放大器電路，它能夠檢查出電壓破壞和時(shí)延門限。采用D觸發(fā)器的BIST(內(nèi)置自檢)結(jié)構(gòu)被推薦用于運(yùn)放傳播時(shí)延偏差的檢測(cè)。 在測(cè)試模式期間，待測(cè)試的運(yùn)放或被放置于電壓跟隨器配置中以檢測(cè)斜率偏差，或被置于比較器配置中以檢測(cè)信號(hào)傳播時(shí)延偏差。

采用IDDT和邊界掃描方法是解決總線互連缺陷的一種測(cè)試技術(shù)示。在本例中一個(gè)內(nèi)置傳感器被集成進(jìn)了系統(tǒng)中。該傳感器是一個(gè) 片上電流鏡像，可以將散亂的電荷轉(zhuǎn)換成相關(guān)的測(cè)試時(shí)間。噪聲檢測(cè)器(ND)和偏移檢測(cè)器(SD)單元都是基于改進(jìn)的串耦PMOS差分傳感放大器，因此價(jià)格 十分便宜。這些單元緊鄰互連的端末，對(duì)實(shí)際信號(hào)和噪聲進(jìn)行取樣。每當(dāng)噪聲或偏移高于可接受的限值時(shí)，這些單元就產(chǎn)生1到0的跳變，并存儲(chǔ)于觸發(fā)器中，以便 于進(jìn)一步分析。

有人提供了一個(gè)價(jià)格較高但更精確的電路，可以皮秒級(jí)測(cè)試抖動(dòng)和偏移，這種被稱為EDTC的電路以免打擾方式取樣信號(hào)，并通過低速串行信息發(fā)出測(cè)試信息。當(dāng)成本不成問題時(shí)，精確信號(hào)監(jiān)視概念就能被研究人員所接受，甚至?xí)a(chǎn)生片上示波器的想法。

ILS單元

雖然任何ILS傳感器都能用于完整性損耗檢測(cè)，但為了簡(jiǎn)單、經(jīng)濟(jì)和實(shí)驗(yàn)的目的，我們還開發(fā)了自己的ILS單元。下面將簡(jiǎn)要介紹這種單元的電路和功能，但這種單元的詳細(xì)功能不在本文討論范圍。

本例所用的ILS是如圖2所示的時(shí)延破壞傳感器?？山邮艿臅r(shí)延范圍(ADR)被定義為觸發(fā)時(shí)鐘沿開始的一段時(shí)間，所有輸出跳 變必須在這段時(shí)間內(nèi)發(fā)生。測(cè)試時(shí)鐘用于創(chuàng)建窗口，以確定可接受的偏移范圍。如果輸入信號(hào)a的跳變發(fā)生在b為邏輯’0’的時(shí)間內(nèi)，那么信號(hào)a就在可接受的時(shí) 延范圍內(nèi)。任何在b為邏輯’1’的時(shí)間內(nèi)發(fā)生的跳變均經(jīng)過傳輸門傳遞給XNOR門，這是利用動(dòng)態(tài)預(yù)充電邏輯實(shí)現(xiàn)的。根據(jù)合理的時(shí)延范圍調(diào)整反向器1。在b 為1的時(shí)間內(nèi)有信號(hào)跳變時(shí)輸出c就為1，直到b變?yōu)?，開始下一個(gè)預(yù)充電循環(huán)周期。輸出用來觸發(fā)一個(gè)觸發(fā)器。圖3所示為輸入信號(hào)a有2個(gè)信號(hào)跳變的單元 SPICE仿真，采用0.18μm技術(shù)實(shí)現(xiàn)。第1個(gè)信號(hào)跳變發(fā)生在0.2ns處，當(dāng)時(shí)b為0，輸出保持為0。第2個(gè)信號(hào)跳變發(fā)生在3.5ns處，此時(shí)b為 1，由于超出了可接受的時(shí)延周期，輸出c保持為1直到b變?yōu)?。時(shí)延傳感器還能檢測(cè)到由串話引起的跳變錯(cuò)誤。脈沖可以被反饋到觸發(fā)器以存儲(chǔ)時(shí)延發(fā)生事件， 供以后進(jìn)一步閱讀/分析。

增強(qiáng)的邊界掃描單元

邊界掃描是一種被廣泛使用的測(cè)試技術(shù)，它要求在輸入或輸出引腳和內(nèi)部?jī)?nèi)核邏輯之間配置邊界掃描單元。邊界掃描測(cè)試技術(shù)能夠高 效地測(cè)試內(nèi)核邏輯和互連。圖4給出了傳統(tǒng)帶移位和更新節(jié)點(diǎn)的標(biāo)準(zhǔn)邊界掃描單元(BSC)。Mode_1使單元處于測(cè)試模式。在掃描操作中數(shù)據(jù)通過移位寄存 器(Shift-DR狀態(tài))進(jìn)行移位 。通過掃描輸入端口(TDI)被掃描進(jìn)邊界掃描單元的測(cè)試模式在Update-DR狀態(tài)(UpdateDR信號(hào))下得到并行使用。連接于內(nèi)部邏輯和輸出引 腳之間的邊界掃描單元可以并行捕獲電路響應(yīng)，并通過掃描輸出端口(TDO)掃描輸出。利用JTAG標(biāo)準(zhǔn)(IEEE 1149.1)可以測(cè)試互連的粘連、開路和短路等故障情況，這是通過“EXTEST”指令實(shí)現(xiàn)的，在該指令操作下TAP控制器利用BSC從互連中分離出內(nèi) 核邏輯。但這種測(cè)試的目的并不是測(cè)試互連的信號(hào)完整性。為了測(cè)試互連的信號(hào)完整性，需要對(duì)標(biāo)準(zhǔn)架構(gòu)作少許的改進(jìn)。