三星VS臺積電 10nm之后聽誰的

　　2017年3月，三星和臺積電分別就其半導體制程工藝的現(xiàn)狀和未來發(fā)展情況發(fā)布了幾份非常重要的公告。三星表示，該公司有超過7萬個晶圓加工過程都采用了第一代10nm FinFET工藝，未來這一數(shù)量還會繼續(xù)增加，同時，三星還公布了未來的即將采用的工藝路線圖。特別是，三星計劃在未來將公布三個工藝，目前為止，我們對于這三個工藝均一無所知。

　　另一方面，臺積電表示，采用其第一代10nm工藝的芯片將會很快實現(xiàn)量產(chǎn)，同時，臺積電也表示，在未來幾年，臺積電將會陸續(xù)推出幾項全新的工藝，這其中就包括將在2019年推出的首款7nm EUV工藝。

　　10 nm: 三星還在不斷推進

　　眾所周知，2016年11月份，三星已經(jīng)開始將10LPE制造技術(shù)應用到其生產(chǎn)的SOC中。這一制造技術(shù)與三星之前使用的14LPP工藝相比，將能夠縮小30%的晶片面積，同時能夠降低40%的功耗或者是提高27%的性能(以同樣的能耗)。到目前為止，三星已經(jīng)用該技術(shù)加工量超過七萬片wafer，從這一過程中規(guī)可以大概估算出三星的技術(shù)(考慮到10nm的工藝生產(chǎn)周期為90天左右)。

　　同時，我們應當知道的是，三星目前還沒有推出很多10nm工藝的產(chǎn)品：只有三星自己的Exynos系列和三星為高通代工的835芯片是使用了三星的10nm工藝。

　　除了以上產(chǎn)品之外，三星計劃在2017年底量產(chǎn)采用第二代10nm工藝的芯片，也就是三星所說的10LPP工藝。未來，三星將會在2018年底推出采用第三代10nm工藝的芯片(10LPU)。去年，三星曾表示，10LPP工藝比現(xiàn)有的10LPE工藝提高了10%左右的性能，而10LPU工藝，具體細節(jié)目前還一無所知。

　　但是我們可以肯定的是10LPU工藝必然在性能，功耗和芯片面積上有所提升，但是具體在哪一方面會有巨大突破，目前還不甚明朗。

　　隨著這一工藝的出現(xiàn)，三星也將會和Intel在14nm上推出三代不同的改進工藝一樣，在10nm上推出三種不同的改進工藝。

　　不過值得注意的是，三星在14nm上并沒有推出14LPC工藝的產(chǎn)品，那么我們可以猜測，在10nm上，三星也不會推出對應工藝的產(chǎn)品。

　　這是否意味著，三星推出的10LPU工藝主要針對的是超小型的、超低功耗的應用各種新興應用呢，三星還沒有給出確切的回答。

　　10nm: TSMC已經(jīng)準備好了

　　至于臺積電，其10nm工藝(CLN10FF)已經(jīng)有兩個工廠能夠達到合格要求，其大規(guī)模量產(chǎn)大概時間為2017年下半年。預計未來這兩個工廠每季度能夠生產(chǎn)上萬片芯片。臺積電希望能夠不斷增加產(chǎn)能，計劃在今年出貨40萬片晶圓。

　　考慮到FinFET技術(shù)冗長的生產(chǎn)周期，臺積電想要提高10nm工藝的產(chǎn)能來滿足其主要客戶的芯片需求，還需要很長的產(chǎn)能爬坡時間。那么蘋果如果想要使用采用這一工藝的芯片，為其今年九月或者是十月推出新手機進行大量備貨，在前期還是非常困難的。

　　CLN10FF技術(shù)與CLN16FF+技術(shù)相比到底存在多少優(yōu)勢在臺積電內(nèi)部已經(jīng)進行過多次討論，該工藝明顯是針對移動設(shè)備使用的SOC的，而不是為普通的芯片廠商準備的。在相同的功率和復雜性下，該工藝能夠提高50%的芯片密度。如果采用同一頻率和復雜性，同時降低40%的功耗，同樣能夠帶來20%的性能提升。

　　與三星不同的是，臺積電并不打算在10nm工藝上推出多個改進型工藝。臺積電預計在明年直接推出7nm工藝。

　　7nm對于半導體制造工藝來說是非常重要的里程碑，吸引了很多設(shè)計者為之努力。

　　但是，臺積電的野心明顯不止于此，臺積電未來還打算推出多種專門針對超小型和超低功耗應用的制造工藝。

　　超越10nm的臺積電：7 nm DUV 和 7 nm EUV

　　如前所述，未來臺積電的7nm工藝將會被應用到數(shù)百家公司的數(shù)以千計的不同的應用之中。

　　不過，臺積電最初的計劃并不是這樣。臺積電最初為7nm工藝設(shè)計了兩個版本：一種是針對高性能應用的7nm工藝，一種是針對移動應用的7nm工藝。但是這兩種工藝都需要采用浸沒式光刻技術(shù)和DUV技術(shù)。經(jīng)過多次嘗試之后，臺積電最終決定引入更加先進的制造工藝，將EUV技術(shù)引入7nm工藝中。這一方法可以說是從GlobalFoundries的制造工藝中得到的借鑒。

　　臺積電的第一代CLN7FF預計將會與2017年第二季度進入試產(chǎn)階段，今年晚些時候可能推出樣片。而大規(guī)模的進行生產(chǎn)則需要等到2018年第二季度。所以，我們?nèi)绻胍诋a(chǎn)品中見到采用7nm工藝的芯片產(chǎn)品，至少需要等到明年下半年。

　　與CLN16FF+相比，CLN7FF工藝將會使得芯片制造上在相同晶體數(shù)量的情況下，整體的體積縮小70%;而在相同的芯片復雜性情況下，將能夠降低60%的功耗或者是增加30%的頻率。

　　據(jù)了解，臺積電未來推出的第二代7nm工藝(CLN7FF+)，將會引入EUV技術(shù)，這就要求開發(fā)出針對7nm工藝重新設(shè)計的更多的EUV生產(chǎn)規(guī)則。改進后的工藝預計可能縮小10-15~20%左右的晶圓面積，同時能夠提高性能，降低功耗。

　　此外，與傳統(tǒng)的生產(chǎn)設(shè)計工藝相比，使用DUV工具進行設(shè)計，能夠極大的縮短生產(chǎn)周期。

　　臺積電第二代7nm工藝(CLN7FF+)預計將于2018年第二季度進行試產(chǎn)，2019年下半年能夠量產(chǎn)面市。

　　事實上，三大代工廠商在7nm工藝節(jié)點上都將會是使用EUV技術(shù)。但是ASML和其他EUV設(shè)備上想要真的將EUV技術(shù)投入商業(yè)應用，至少還需要兩年的時間。

　　雖然在某些方面EUV可以實現(xiàn)，但是要真的應用還需要等到2019年。但是，臺積電和三星都已經(jīng)在討論第二代EUV工藝了，從目前的情況來看，代工廠商對于EUV廠商的未來的設(shè)備進度還是抱有非常大的信心的。