三維存儲器設(shè)計取得進(jìn)展

　　近日，中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所相變存儲器課題組在三維存儲器設(shè)計領(lǐng)域取得進(jìn)展，研究成果以A Single-Reference Parasitic-Matching Sensing Circuit for 3-D Cross Point PCM為題，發(fā)表在IEEE Transactions on Circuits and Systems II: Express Briefs上。

　　相變存儲器利用電脈沖誘導(dǎo)存儲材料在非晶態(tài)與晶態(tài)之間切換，具有非揮發(fā)性、循環(huán)壽命長、寫入速度快、穩(wěn)定性好、功耗低等優(yōu)點，被業(yè)界認(rèn)為是下一代存儲技術(shù)的最佳解決方案之一。

　　三維集成技術(shù)通過芯片或器件在垂直方向的堆疊，可顯著增加芯片集成度，是延續(xù)摩爾定律的一種重要技術(shù)。其中，一種交叉堆疊(cross point)的三維存儲結(jié)構(gòu)被廣泛應(yīng)用于非易失存儲器。

　　當(dāng)前，三維新型非易失存儲器的研究集中在器件和陣列層面。與傳統(tǒng)的二維存儲器不同，三維相變存儲器采用新型的雙向閾值開關(guān)(Ovonic Threshold Switch，OTS)器件作為選通器件(selector)。根據(jù)OTS器件的物理特性和三維交叉堆疊陣列結(jié)構(gòu)的特點，三維交叉堆疊型相變存儲器采用一種V/2偏置方法以實現(xiàn)存儲單元的操作，但V/2偏置方法和OTS器件導(dǎo)致陣列中諸多未被選擇的存儲單元的漏電，漏電導(dǎo)致讀出電路讀取正確率和讀出速度的下降。存儲器在進(jìn)行讀操作時，陣列中的寄生器件會降低讀取速度。二維存儲器中，這些器件主要集中在平面方向;但在三維存儲器中，垂直方向的寄生器件會進(jìn)一步降低讀取速度。因此，對于影響三維存儲器讀操作各因素的量化分析和提高其速度的集成電路設(shè)計是必要的。

　　科研人員設(shè)計了三維相變存儲器的陣列核心電路，再對三維相變存儲器的讀路徑進(jìn)行了分析，總結(jié)出影響三維相變存儲器讀操作的五種因素。這五種因素與三維存儲器陣列參數(shù)的量化關(guān)系也被指出。以此為基礎(chǔ)，論文提出了一種適用于三維存儲器的單參考和寄生匹配讀出電路。該電路采用變化參考電流，并對以上五種因素在讀方向和參考方向進(jìn)行了匹配。實驗結(jié)果表明，讀出時間比傳統(tǒng)方法縮短了79%，誤讀取個數(shù)下降了97%。論文提出的讀出電路可適用于其它三維交叉堆疊型非易失存儲器，并因讀出電路與陣列的設(shè)計參數(shù)直接相關(guān)，相關(guān)設(shè)計人員可根據(jù)其存儲器的容量，設(shè)計出適用于不同容量存儲器的、高性能的讀出電路。該論文在國際上首次歸納分析了對三維交叉堆疊型存儲器讀操作有影響的五種因素，提出了第一種與三維新型非易失存儲器陣列特性相關(guān)的讀出電路，是世界上首篇關(guān)于三維相變存儲器讀出設(shè)計的文章。

　　該研究工作得到了中科院戰(zhàn)略性先導(dǎo)科技專項、國家集成電路重大專項、國家自然科學(xué)基金、上海市科委等的支持。