FPGA重點知識13條，助你構(gòu)建完整“邏輯觀”之三

　　10、FPGA的時序基礎理論

　　我們的分析從下圖開始，下圖是常用的靜態(tài)分析結(jié)構(gòu)圖，一開始看不懂公式不要緊，因為我會在后面給以非常簡單的解釋：

　　這兩個公式是一個非常全面的，準確的關于建立時間和保持時間的公式。其中Tperiod為時鐘周期;Tcko為D觸發(fā)器開始采樣瞬間到D觸發(fā)器采樣的數(shù)據(jù)開始輸出的時間;Tlogic為中間的組合邏輯的延時;Tnet為走線的延時;Tsetup為D觸發(fā)器的建立時間;Tclk_skew為時鐘偏移，偏移的原因是因為時鐘到達前后兩個D觸發(fā)器的路線不是一樣長。

　　這里我們來做如下轉(zhuǎn)化：

　　因為對于有意義的時序約束，建立時間余量Tslack,setup和保持時間余量Thold都要大于0才行，所以對于時序約束的要求其實等價于：

　　Tperiod>Tcko+Tlogic+Tnet+Tsetup-Tclk_skew (1)

　　Tcko+Tlogic+Tnet>Thold+Tclk_skew (2)

　　之前說了，這兩個公式是最全面的，而實際上，大部分教材沒講這么深，他們對于一些不那么重要的延時沒有考慮，所以就導致不同的教材說法不一。這里，為了得到更加簡單的理解，我們按照常規(guī)，忽略兩項Tnet和Tclk_skew。原因在于Tnet通常太小，而Tclk_skew比較不那么初級。簡化后如下：

　　Tperiod>Tcko+Tlogic+Tsetup (3)

　　Tcko+Tlogic>Thold (4)

　　簡單多了吧!但是你能看出這兩個公式的含義嗎?其實(3)式比較好理解，意思是數(shù)據(jù)從第一個觸發(fā)器采樣時刻傳到第二個觸發(fā)器采樣時刻，不能超過一個時鐘周期啊!假如數(shù)據(jù)傳輸超過一個時鐘周期，那么就會導致第二個觸發(fā)器開始采樣的時候，想要的數(shù)據(jù)還沒有傳過來呢!那么(4)式又如何理解呢?老實說，一般人一眼看不出來。

　　我們對于(4)式兩邊同時加上Tsetup，得到(5)：

　　Tcko+Tlogic+Tsetup>Thold+Tsetup (5)

　　結(jié)合(3)式和(5)式，我們得到如下的式子：

　　Thold+Tsetup <tcko+tlogic+tsetup< p="" (6)

　　這個式子就是那個可以讓我們看出規(guī)律的式子。也是可以看出靜態(tài)時序分析本質(zhì)的式子。

　　Tcko+Tlogic+Tsetup是指數(shù)據(jù)從第一級觸發(fā)器采樣瞬間開始，傳輸?shù)降诙売|發(fā)器并被采樣的傳輸延時。我們簡稱為數(shù)據(jù)傳輸延時。下面講述(6)式兩端的含義。

　　Tcko+Tlogic+Tsetup< Tperiod ：約定數(shù)據(jù)傳輸延時不能太大，如果太大(超過一個時鐘周期)，那么第二級觸發(fā)器就會在采樣的時刻發(fā)現(xiàn)數(shù)據(jù)還沒有到來。

　　Thold+Tsetup

　　綜上，我們就可以知道，數(shù)據(jù)傳輸延時既不能太大以至于超過一個時鐘周期，也不能太小以至于小于觸發(fā)器采樣窗口的寬度。這就是靜態(tài)時序分析的終極內(nèi)涵。有了這個，就不需要再記任何公式了。

　　11、CPLD、FPGA加載原理

　　LD一般用JTAG接口進行加載，內(nèi)部有FLASH和SRAM，CPLD的配置文件可存在在內(nèi)置的FLASH中，因此下電不會丟失，不需要每次上電的時候，額外對CPLD進行配置結(jié)構(gòu)如下：

　　方式一：當SRAM為空時(CPLD一次都未加載過或者CPLD內(nèi)部FLASH存儲的配置文件有問題，不能加載到SRAM中)，F(xiàn)lash編程進入直接模式，此時CPLD的IO管腳狀態(tài)由BSCAN registers(邊界掃描寄存器)決定，BSCAN registers可以將IO設置成high, low, tristate (default), or current value四種。

　　方式2：

　　方式二：當SRAM不為空的時候，F(xiàn)lash 可進行background編程模式.在此模式下，在加載on-chipFlash時，允許CPLD器件仍然維持在用戶操作模式下(即CPLD可以正常工作)。

　　IEEE 1532標準簡介IEEE 1532標準是一個基于IEEE 1149.1的在板編程的新標準，標準的名字為IEEE Standard for In-System Configuration of ProgrammableDevices。 在1993年，出現(xiàn)ISP(In-System Programming)的概念和應用。隨之產(chǎn)生了應用IEEE1149.1進行ISP的需求。各個廠商提供了類似的不相同的基于JTAG的ISP工具。1996年4月，半導體廠商、ISP工具開發(fā)者、ATE開發(fā)商正式提出了IEEE 1532標準，旨在為JTAG器件的在板編程提供一系列標準的專門的寄存器和操作指令從而使得在板編程更為容易和高效。IEEE1532完全建立在IEEE1149.1標準之上，在IEEE 1532標準上可以開發(fā)通用的編程工具，為測試、編程和系統(tǒng)開發(fā)提供規(guī)范的接口和器件支持、促進了編程革新，開辟了邊界掃描技術新的應用領域。IEEE1532 主要應用在CPLD、FPGA、PROM以及任意的支持IEEE 1532的可編程器件的在板編程。

　　早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。

　　其后，出現(xiàn)了一類結(jié)構(gòu)上稍復雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達式來描述，所以，PLD能以乘積和的形式完成大量的組合邏輯功能，可以實現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。

　　為了彌補這一缺陷，20世紀80年代中期。 Altera和Xilinx分別推出了類似于PAL(可編程陣列邏輯)結(jié)構(gòu)的擴展型 CPLD(ComplexProgrammab1e Logic Dvice)和與標準門陣列類似的FPGA(FieldProgrammable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。這兩種器件兼容了PLD和通用門陣列GAL(Generic Array Logic)的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC(ApplicationSpecific IC)相比，它們又具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應用于產(chǎn)品的原型設計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應用FPGA和CPLD器件。

　　12、鎖存器、觸發(fā)器、寄存器和緩沖器的區(qū)別

　　一、鎖存器

　　鎖存器(latch)---對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態(tài)

　　鎖存器是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘(或者使能)信號的電平值，僅當鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。

　　鎖存器不同于觸發(fā)器，它不在鎖存數(shù)據(jù)時，輸出端的信號隨輸入信號變化，就像信號通過一個緩沖器一樣;一旦鎖存信號起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時輸出對于輸入是透明的。

　　鎖存器(latch)：我聽過的最多的就是它是電平觸發(fā)的，呵呵。鎖存器是電平觸發(fā)的存儲單元，數(shù)據(jù)存儲的動作取決于輸入時鐘(或者使能)信號的電平值，當鎖存器處于使能狀態(tài)時，輸出才會隨著數(shù)據(jù)輸入發(fā)生變化。(簡單地說，它有兩個輸入，分別是一個有效信號EN,一個輸入數(shù)據(jù)信號DATA_IN，它有一個輸出Q，它的功能就是在EN有效的時候把DATA_IN的值傳給Q，也就是鎖存的過程)。

　　應用場合：數(shù)據(jù)有效遲后于時鐘信號有效。這意味著時鐘信號先到，數(shù)據(jù)信號后到。在某些運算器電路中有時采用鎖存器作為數(shù)據(jù)暫存器。

　　缺點：時序分析較困難。

　　不要鎖存器的原因有二：1、鎖存器容易產(chǎn)生毛刺，2、鎖存器在ASIC設計中應該說比ff要簡單，但是在FPGA的資源中，大部分器件沒有鎖存器這個東西，所以需要用一個邏輯門和ff來組成鎖存器，這樣就浪費了資源。

　　優(yōu)點：面積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不過一定要保證所有的latch信號源的質(zhì)量，鎖存器在CPU設計中很常見，正是由于它的應用使得CPU的速度比外部IO部件邏輯快許多。latch完成同一個功能所需要的門較觸發(fā)器要少，所以在asic中用的較多。

　　二、觸發(fā)器

　　觸發(fā)器(Flip-Flop，簡寫為 FF)，也叫雙穩(wěn)態(tài)門，又稱雙穩(wěn)態(tài)觸發(fā)器。是一種可以在兩種狀態(tài)下運行的數(shù)字邏輯電路。觸發(fā)器一直保持它們的狀態(tài)，直到它們收到輸入脈沖，又稱為觸發(fā)。當收到輸入脈沖時，觸發(fā)器輸出就會根據(jù)規(guī)則改變狀態(tài)，然后保持這種狀態(tài)直到收到另一個觸發(fā)。

　　觸發(fā)器(flip-flops)電路相互關聯(lián)，從而為使用內(nèi)存芯片和微處理器的數(shù)字集成電路(IC)形成邏輯門。它們可用來存儲一比特的數(shù)據(jù)。該數(shù)據(jù)可表示音序器的狀態(tài)、計數(shù)器的價值、在計算機內(nèi)存的ASCII字符或任何其他的信息。

　　有幾種不同類型的觸發(fā)器(flip-flops)電路具有指示器，如T(切換)、S-R(設置/重置)J-K(也可能稱為Jack Kilby)和D(延遲)。典型的觸發(fā)器包括零個、一個或兩個輸入信號，以及時鐘信號和輸出信號。一些觸發(fā)器還包括一個重置當前輸出的明確輸入信號。第一個電子觸發(fā)器是在1919年由W.H.Eccles和F.W.Jordan發(fā)明的。

　　觸發(fā)器(flip-flop)---對脈沖邊沿敏感，其狀態(tài)只在時鐘脈沖的上升沿或下降沿的瞬間改變。

　　T觸發(fā)器(Toggle Flip-Flop，or Trigger Flip-Flop)設有一個輸入和輸出，當時鐘頻率由0轉(zhuǎn)為1時，如果T和Q不相同時，其輸出值會是1。輸入端T為1的時候，輸出端的狀態(tài)Q發(fā)生反轉(zhuǎn);輸入端T為0的時候，輸出端的狀態(tài)Q保持不變。把JK觸發(fā)器的J和K輸入點連接在一起，即構(gòu)成一個T觸發(fā)器。

　　應用場合：時鐘有效遲后于數(shù)據(jù)有效。這意味著數(shù)據(jù)信號先建立，時鐘信號后建立。在CP上升沿時刻打入到寄存器。

　　三、寄存器

　　寄存器(register)：用來存放數(shù)據(jù)的一些小型存儲區(qū)域，用來暫時存放參與運算的數(shù)據(jù)和運算結(jié)果，它被廣泛的用于各類數(shù)字系統(tǒng)和計算機中。其實寄存器就是一種常用的時序邏輯電路，但這種時序邏輯電路只包含存儲電路。寄存器的存儲電路是由鎖存器或觸發(fā)器構(gòu)成的，因為一個鎖存器或觸發(fā)器能存儲1位二進制數(shù)，所以由N個鎖存器或觸發(fā)器可以構(gòu)成N位寄存器。 工程中的寄存器一般按計算機中字節(jié)的位數(shù)設計，所以一般有8位寄存器、16位寄存器等。

　　對寄存器中的觸發(fā)器只要求它們具有置1、置0的功能即可，因而無論是用同步RS結(jié)構(gòu)觸發(fā)器，還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器，都可以組成寄存器。一般由D觸發(fā)器組成，有公共輸入/輸出使能控制端和時鐘，一般把使能控制端作為寄存器電路的選擇信號，把時鐘控制端作為數(shù)據(jù)輸入控制信號。

　　寄存器的應用

　　1. 可以完成數(shù)據(jù)的并串、串并轉(zhuǎn)換;

　　2.可以用做顯示數(shù)據(jù)鎖存器：許多設備需要顯示計數(shù)器的記數(shù)值，以8421BCD碼記數(shù)，以七段顯示器顯示，如果記數(shù)速度較高，人眼則無法辨認迅速變化的顯示字符。在計數(shù)器和譯碼器之間加入一個鎖存器，控制數(shù)據(jù)的顯示時間是常用的方法。

　　3.用作緩沖器;

　　4. 組成計數(shù)器：移位寄存器可以組成移位型計數(shù)器，如環(huán)形或扭環(huán)形計數(shù)器。

　　四、移位寄存器

　　移位寄存器：具有移位功能的寄存器稱為移位寄存器。

　　寄存器只有寄存數(shù)據(jù)或代碼的功能。有時為了處理數(shù)據(jù)，需要將寄存器中的各位數(shù)據(jù)在移位控制信號作用下，依次向高位或向低位移動1位。移位寄存器按數(shù)碼移動方向分類有左移，右移，可控制雙向(可逆)移位寄存器;按數(shù)據(jù)輸入端、輸出方式分類有串行和并行之分。除了D邊沿觸發(fā)器構(gòu)成移位寄存器外，還可以用諸如JK等觸發(fā)器構(gòu)成移位寄存器。

　　五、總線收發(fā)器/緩沖器

　　緩沖寄存器：又稱緩沖器緩沖器(buffer)：多用在總線上，提高驅(qū)動能力、隔離前后級，緩沖器多半有三態(tài)輸出功能。當負載不具有非選通輸出為高阻特性時，將起到隔離作用;當總線的驅(qū)動能力不夠驅(qū)動負載時，將起到驅(qū)動作用。由于緩沖器接在數(shù)據(jù)總線上，故必須具有三態(tài)輸出功能。

　　它分輸入緩沖器和輸出緩沖器兩種。前者的作用是將外設送來的數(shù)據(jù)暫時存放，以便處理器將它取走;后者的作用是用來暫時存放處理器送往外設的數(shù)據(jù)。有了數(shù)控緩沖器，就可以使高速工作的CPU與慢速工作的外設起協(xié)調(diào)和緩沖作用，實現(xiàn)數(shù)據(jù)傳送的同步。

　　Buffer:緩沖區(qū)，一個用于在初速度不同步的設備或者優(yōu)先級不同的設備之間傳輸數(shù)據(jù)的區(qū)域。通過緩沖區(qū)，可以使進程之間的相互等待變少，從而使從速度慢的設備讀入數(shù)據(jù)時，速度快的設備的操作進程不發(fā)生間斷。

　　緩沖器主要是計算機領域的稱呼。具體實現(xiàn)上，緩沖器有用鎖存器結(jié)構(gòu)的電路來實現(xiàn)，也有用不帶鎖存結(jié)構(gòu)的電路來實現(xiàn)。一般來說，當收發(fā)數(shù)據(jù)雙方的工作速度匹配時，這里的緩沖器可以用不帶鎖存結(jié)構(gòu)的電路來實現(xiàn);而當收發(fā)數(shù)據(jù)雙方的工作速度不匹配時，就要用帶鎖存結(jié)構(gòu)的電路來實現(xiàn)了(否則會出現(xiàn)數(shù)據(jù)丟失)。

　　緩沖器在數(shù)字系統(tǒng)中用途很多：

　　(1)如果器件帶負載能力有限，可加一級帶驅(qū)動器的緩沖器;

　　(2)前后級間邏輯電平不同，可用電平轉(zhuǎn)換器加以匹配;

　　(3)邏輯極性不同或需要將單性變量轉(zhuǎn)換為互補變量時，加帶反相緩沖器;(4)需要將緩變信號變?yōu)檫呇囟盖托盘枙r，加帶施密特電路的緩沖器

　　(5)數(shù)據(jù)傳輸和處理中不同裝置間溫度和時間不同時，加一級緩沖器進行彌補等等。