從GDDR1到GDDR6的詳細(xì)資料都在這里

　　QDR是什么?

　　SDR(Single Data Rate):單倍數(shù)據(jù)倍率，只利用時鐘信號的上沿傳輸數(shù)據(jù)，例如SDRAM等。

　　DDR(Double Data Rate):雙倍數(shù)據(jù)倍率，利用時鐘信號的上沿&下沿傳輸數(shù)據(jù)，例如DDR-SDRAM等。

　　QDR(Quad Data Rate):四倍數(shù)據(jù)倍率，在DDR的基礎(chǔ)上，擁有獨立的寫接口和讀接口，以此達(dá)到4倍速率，例如QDR-SRAM等 。DDR2-SDRAM，DDR3-SDRAM基本原理和DDR-SDRAM是一樣的，通過提高時鐘頻率來提升性能，因為時鐘頻率提高了，必須做相應(yīng)的預(yù)處理(DDR支持2、4、8busrt, DDR2支持4和8，而DDR3只支持8)。

　　QDR是Quad Data RateStatic Random Access Memory(QDR SRAM)的縮寫，也就是四倍數(shù)據(jù)速率靜態(tài)隨機存取存儲器的意思。QDR的四倍數(shù)據(jù)速率是相對普通SRAM而言的。

　　普通SRAM使用半雙工總線，即在同一時刻只能進(jìn)行讀或者寫操作(讀/寫共用一條數(shù)據(jù)通道)，所以普通SRAM又稱作SDR(Single Data Rate)SRAM，即“單倍數(shù)據(jù)速率靜態(tài)隨機存取存儲器”。

　　DDR(Double Data Rate) SRAM在SDR SRAM的基礎(chǔ)上做了改進(jìn)，與SDR SRAM只在參考時鐘的上升沿采樣數(shù)據(jù)不同，DDR SRAM在參考時鐘的上升沿和下降沿都采樣數(shù)據(jù)，這樣，DDR SRAM在一個時鐘周期內(nèi)可以傳輸雙倍數(shù)據(jù)，DDR SRAM(雙倍數(shù)據(jù)速率SRAM)也是由此得名的。

　　QDR在保留DDR特征的基礎(chǔ)上，對其數(shù)據(jù)總線進(jìn)行了升級，DDR只有一條數(shù)據(jù)通道，數(shù)據(jù)讀/寫操作共用，屬于半雙工工作方式，而QDR擁有兩獨立條數(shù)據(jù)通道，數(shù)據(jù)讀/寫操作可以同時進(jìn)行，屬于全雙工工作方式，因此，QDR的數(shù)據(jù)存取速率又是DDR的兩倍。

　　這樣計算下來，QDR的數(shù)據(jù)存取速率是SDR的四倍，四倍數(shù)據(jù)速率的雅稱也因此而來。QDR1/2/3的最高工作頻率分別為200/333/500MHz。在高速通信系統(tǒng)中(40G/100G)基本上都使用QDR。

　　QDR器件規(guī)范是由Cypress、IDT、NEC、Samsung和Renesas等公司組成的QDR聯(lián)盟共同定義和開發(fā)的。QDR聯(lián)盟的官方網(wǎng)站是：http://www.qdrsram.com。

　　同DDR一樣，QDR也分為QDR1、QDR2和QDR3。與QDR1相比，QDR2增加了一對源同步時鐘，可以幫組SRAM控制器捕獲數(shù)據(jù)，此時鐘被稱為反饋時鐘(CQ和CQ#)，這個反饋時鐘與QDR2的輸入?yún)⒖紩r鐘保持同步，同時又與QDR2輸出路徑的數(shù)據(jù)總線保持沿對齊。這樣，QDR2產(chǎn)生的整體數(shù)據(jù)有效視窗便會比同頻率的QDR1增大約35%，而延遲卻比QDR1少了二分之一個周期，這額外的半周期可容許在最低的延遲下進(jìn)行更高頻率和更大帶寬操作。QDR3目前還處在概念中，QDR聯(lián)盟于2004年5月制定的QDR3規(guī)范中，器件的最高時鐘頻率可達(dá)500MHz。QDR器件結(jié)構(gòu)示意圖如下所示：

　　4K@,H9]lz0

　　1).K/K#：QDR系統(tǒng)時鐘信號;

　　2).C/C#：讀端口輸入時鐘;

　　3).CQ/CQ#：輸出環(huán)回時鐘;

　　這里說明下，K/K#、C/C#和CQ/CQ#不是真正的差分信號，而是相位相差180度的偽差分時鐘，在測試時不能使用差分探頭，一般使用兩個單端探頭。

　　4).A[20:0]：地址輸入信號，讀寫通道復(fù)用，分別在時鐘K/K#的上升沿采樣;

　　5).WPS#：寫端口選擇輸入信號，在時鐘信號K的上升沿有效，當(dāng)WPS#無效時，寫端口信號被忽略;

　　6).BWS[3:0]#：比特寫入選擇信號，用于選擇將拿個Byte寫入到QDR鐘，對于9位數(shù)據(jù)位寬的QDR，用BWS0#控制，對于18位數(shù)據(jù)位寬的QDR，由BWS0#控制低9位，BWS1#控制高9位，其他以此類推;

　　7).NWS[0:1]#：4字節(jié)寫入選擇信號(此管腳只在8位QDR器件上才有)，用來控制當(dāng)前寫端口的哪4位字節(jié)被寫入，NWS0#控制D[3:0]，NWS1#控制D[7:4]。

　　8).RPS#：寫端口地址選擇輸入信號，時鐘K上升沿有效，當(dāng)RPS#信號無效時，讀端口信號被忽略;

　　9).D[18:0]：寫操作數(shù)據(jù)輸入通道，在時鐘K和K#的上升沿有效;

　　10).Q[18:0]：讀操作數(shù)據(jù)輸出通道，單時鐘模式下，在在時鐘K和K#的上升沿有效，多時鐘模式下，在時鐘C和C#的上升沿有效;

　　11).ZQ：輸出阻抗控制信號。用于控制QDR的輸出端口的CQ/CQ#以及Q[18:0]等信號的輸出阻抗。當(dāng)ZQ和GND間的電阻為RQ時，則CQ/CQ#和Q[18:0]的輸出阻抗被設(shè)置為0.2RQ。當(dāng)ZQ直接連接到VDD時，輸出信號有最小的輸出阻抗，ZQ不能懸空或直接接地;

　　12).DOFF#：DLL使能輸入信號，當(dāng)該管腳接地時，將會關(guān)掉QDR內(nèi)置的DLL;

　　13).144M/288M：144M/288M地址擴展引腳，在72M器件上，這些管腳必須拉低。

　　QDR SRAM的I/O端口采用的是HSTL電平。HSTL即High SpeedTransceiver Logic，是一種基于EIA/JESD8-6標(biāo)準(zhǔn)的數(shù)字接口電路邏輯，其輸出為一差分放大器(如果只使用一端的話，另一端需要與內(nèi)部參考電壓相連)，QDR具有單獨的輸出端口電源Vddq，QDR1為2.5V、QDR2為1.8V、QDR3為1.2V。

　　QDR有三對參考時鐘，其中，只有K/K#時鐘是必須的，它是寫數(shù)據(jù)和地址信號的采樣時鐘。C/C#和CQ/CQ#這兩對時鐘可選，QDR有四種時鐘設(shè)計方案，分別如下：

　　1).僅使用K/K#時鐘。K/K#既是寫參考時鐘，也是讀參考時鐘;

　　2).用K/K#時鐘和C/C#時鐘，不使用CQ/CQ#時鐘;

　　3).用K/K#時鐘和C/C#時鐘的換回環(huán)，不用CQ/CQ#時鐘;

　　4).用K/K#時鐘和CQ/CQ#時鐘。

　　由于K/K#時鐘和CQ/CQ#時鐘分別是由QDR控制器和QDR本身提供的，這樣，在讀寫時都有源同步時鐘做參考，所以，在高速設(shè)計中，基本上都是使用第四種時鐘方案。

　　使用單時鐘模式時，C/C#時鐘必須從外部上拉到高電平(CQ/CQ#是輸出時鐘，無需處理)，在使用第二種時鐘模式時，C/C#的時鐘的PCB走線必需要比K/K#時鐘長，QDR2 SRAM有一個參數(shù)tKHCH(即K/K#時鐘和C/C#時鐘的skew)，規(guī)范中要求此參數(shù)必須大于0，因為QDR的同時讀寫特點，假設(shè)在同一時鐘周期內(nèi)，要對同一個地址的數(shù)據(jù)進(jìn)行讀操作和寫操作，規(guī)范要求是，要先進(jìn)行寫操作，后進(jìn)行讀操作，也就是寫參考時鐘K/K#需要比讀參考時鐘C/C#先到達(dá)。但是，規(guī)范中同時規(guī)定，C/C#時鐘與K/K#時鐘之間的skew必須小于三分之一時鐘周期。

　　如果將多片QDR2 SRAM器件并聯(lián)使用的話，需要注意C/C#時鐘的PCB走線方式，即C/C#時鐘須先到達(dá)最遠(yuǎn)端的QDR器件(即第三種時鐘方案)，最后到達(dá)最近處的QDR器件，這樣，參考時鐘信號的延遲正好可以抵消數(shù)據(jù)信號的延遲，確保幾個器件上的數(shù)據(jù)保持同步，如下圖所示。

　　使用QDR器件時，須注意一下幾點：

　　1).QDR2有最低頻率要求，最低工作頻率不能低于120MHz;

　　2).QDR上電期間，要保證DOFF#管腳一直處于低電平，因為DOFF#的作用是使能器件內(nèi)部的DLL，在剛上電的這段時間，時鐘信號本身是不穩(wěn)定的，為了讓內(nèi)部DLL正確的鎖住時鐘，需要停止時鐘信號至少30ns來復(fù)位內(nèi)部DLL，然后等外部時鐘穩(wěn)定后在使能DLL去鎖定穩(wěn)定的時鐘;

　　3).VDD要先于VDDQ上電，VDDQ要先于VREF或與之同時上電。