Xilinx 為 Vivado 設(shè)計(jì)工具帶來(lái)突破性改進(jìn)，以最前沿的機(jī)器學(xué)習(xí)優(yōu)化助力加速設(shè)計(jì)

賽靈思公司近日宣布推出 Vivado? ML 版，這是業(yè)內(nèi)首個(gè)基于機(jī)器學(xué)習(xí)（ ML ）優(yōu)化算法以及先進(jìn)的面向團(tuán)隊(duì)協(xié)作的設(shè)計(jì)流程打造的 FPGA EDA 工具套件，可以顯著節(jié)省設(shè)計(jì)時(shí)間與成本。與目前的 Vivado HLx 版本相比，Vivado ML 版將復(fù)雜設(shè)計(jì)的編譯時(shí)間縮短了 5 倍，同時(shí)還提供了突破性的平均達(dá) 10% 的結(jié)果質(zhì)量（QoR ）提升。

賽靈思軟件與 AI 解決方案營(yíng)銷總監(jiān) Nick Ni 表示：“當(dāng)今的 EDA 設(shè)計(jì)人員面臨設(shè)計(jì)復(fù)雜性日益提升的挑戰(zhàn)，而機(jī)器學(xué)習(xí)是加快設(shè)計(jì)流程與提升 QoR 的下一個(gè)大飛躍。Vivado ML 將幫助開發(fā)者縮短設(shè)計(jì)周期，并從設(shè)計(jì)創(chuàng)建到收斂交付全新生產(chǎn)力水平?！?/p>

圖 賽靈思全新 Vivado^? ML 版

基于機(jī)器學(xué)習(xí)的優(yōu)化

Vivado ML 版支持基于機(jī)器學(xué)習(xí)的算法以加速設(shè)計(jì)收斂。該技術(shù)具備基于機(jī)器學(xué)習(xí)的邏輯優(yōu)化、延遲估算和智能設(shè)計(jì)運(yùn)行，能夠自動(dòng)執(zhí)行策略以減少時(shí)序收斂迭代。

國(guó)家儀器公司（ National Instruments ）首席硬件工程師 Robert Atkinson 表示：“全新  Vivado ML 版的智能設(shè)計(jì)運(yùn)行功能是一個(gè)顛覆了傳統(tǒng)。它通過(guò)一鍵式方法積極改善時(shí)序結(jié)果，所生成的 QoR 建議能帶來(lái)最大效果，還能借助減少用戶分析提供專家級(jí)質(zhì)量結(jié)果，特別是對(duì)于難以收斂的設(shè)計(jì)而言?！?/p>

更快的編譯時(shí)間與面向團(tuán)隊(duì)協(xié)作的生產(chǎn)力

賽靈思還引入了 Abstract Shell （抽象外殼）概念，它允許用戶在系統(tǒng)內(nèi)定義多個(gè)模塊，以增量和并行方式進(jìn)行編譯。與傳統(tǒng)的全系統(tǒng)編譯相比，這種方法能將平均編譯時(shí)間加快 5 倍，最多甚至加快 17 倍。抽象外殼還可以將設(shè)計(jì)細(xì)節(jié)隱藏在模塊之外，從而有助于保護(hù)客戶的 IP，這一點(diǎn)對(duì)FaaS （ FPGA-as-a-Service ）和增值系統(tǒng)集成商至關(guān)重要。

此外，Vivado ML 還改善了與 Vivado IP Integrator 之間協(xié)作設(shè)計(jì)，使得模塊化設(shè)計(jì)可以利用全新“模塊設(shè)計(jì)容器（ Block Design Container，BDC ）”功能實(shí)現(xiàn)。這一功能促進(jìn)了面向團(tuán)隊(duì)協(xié)作的設(shè)計(jì)方法，并允許以分治（ divide-and-conquer ）策略處理多站點(diǎn)共同合作的大型設(shè)計(jì)。

賽靈思動(dòng)態(tài)功能交換（ DFX ）等獨(dú)特的自適應(yīng)特性，可在運(yùn)行時(shí)動(dòng)態(tài)遠(yuǎn)程加載定制硬件加速器，以更加有效地利用芯片資源。DFX 具備在幾毫秒內(nèi)加載設(shè)計(jì)模塊的能力，由此開辟了諸多全新用例，例如，車輛在處理幀數(shù)據(jù)的同時(shí)可切換不同視覺(jué)算法，或基因組分析在進(jìn)行 DNA 測(cè)序過(guò)程中可實(shí)時(shí)切換不同算法。

Vivado ML 版現(xiàn)已提供免費(fèi)標(biāo)準(zhǔn)版和企業(yè)版，廠商建議零售價(jià)為 2,995 美元起。