融合賦能 芯華章發(fā)布高性能FPGA雙模驗(yàn)證系統(tǒng) 打造統(tǒng)一硬件驗(yàn)證平臺(tái)

12月2日，芯華章生態(tài)及產(chǎn)品發(fā)布會(huì)在上海成功舉辦。作為國(guó)內(nèi)領(lǐng)先的系統(tǒng)級(jí)驗(yàn)證EDA解決方案提供商，芯華章正式發(fā)布高性能FPGA雙模驗(yàn)證系統(tǒng)樺捷HuaPro P2E，以獨(dú)特的雙模式滿足系統(tǒng)調(diào)試和軟件開發(fā)兩方面的需求，解決了原型驗(yàn)證與硬件仿真兩種驗(yàn)證工具的融合平衡難題，是硬件驗(yàn)證系統(tǒng)的一次重大突破性創(chuàng)新，將極大助力軟硬件協(xié)同開發(fā)，賦能大規(guī)模復(fù)雜系統(tǒng)應(yīng)用創(chuàng)新。

新產(chǎn)品亮相 統(tǒng)一的硬件仿真與原型驗(yàn)證系統(tǒng)

不斷發(fā)展的SoC和Chiplet芯片創(chuàng)新，使芯片規(guī)模不斷擴(kuò)大，系統(tǒng)驗(yàn)證時(shí)間不斷增加，對(duì)高性能硬件驗(yàn)證系統(tǒng)提出了更多的需求，包括虛擬或物理驗(yàn)證、深度調(diào)試、提前軟件開發(fā)等，這些需求往往需要切換多種EDA工具配合完成，不僅存在重復(fù)勞動(dòng)或者耗費(fèi)人力進(jìn)行轉(zhuǎn)換的問題，也導(dǎo)致了數(shù)據(jù)的碎片化，降低了驗(yàn)證重用的可能性，大大降低了驗(yàn)證效率。

作為新一代FPGA雙模驗(yàn)證系統(tǒng)，樺捷HuaPro P2E通過統(tǒng)一軟硬件平臺(tái)支持硬件仿真與原型驗(yàn)證雙工作模式，幫助開發(fā)團(tuán)隊(duì)突破了傳統(tǒng)軟硬件驗(yàn)證工具的割裂限制。這得益于芯華章自主研發(fā)的一體化、全自動(dòng)HPE Compiler，支持大規(guī)模設(shè)計(jì)的自動(dòng)綜合、智能分割、優(yōu)化實(shí)現(xiàn)，并支持深度調(diào)試、無(wú)限量、任意深度的信號(hào)波形采集、動(dòng)態(tài)觸發(fā)、內(nèi)存加載和讀取等多種調(diào)試能力。

n  單個(gè)FPGA上多達(dá)36個(gè)PHC的豐富互連接口

n  FPGA互連IO性能支持單端1.6Gbps，達(dá)到業(yè)界最高水平

n  豐富的高速SERDES接口達(dá)24Gbps

n  數(shù)十種接口驗(yàn)證子卡，并支持FMC標(biāo)準(zhǔn)的擴(kuò)展，為用戶提供豐富的物理驗(yàn)證方案

n  遠(yuǎn)程開關(guān)機(jī)，支持桌面和機(jī)架部署

n  VVAC編譯器，支持DPI-C接口自動(dòng)編譯

n  支持虛擬處理器和外設(shè)模型、可綜合模型、驗(yàn)證測(cè)試加速等應(yīng)用場(chǎng)景

HPE Compiler為HuaPro P2E融合多種驗(yàn)證場(chǎng)景打造了堅(jiān)實(shí)的技術(shù)基礎(chǔ)，在實(shí)際測(cè)試中，可通過一鍵式流程縮短30%-50%的驗(yàn)證周期，從而大大降低開發(fā)成本，助力大規(guī)模系統(tǒng)級(jí)芯片設(shè)計(jì)效率提升。

曦智科技設(shè)計(jì)驗(yàn)證總監(jiān)韓福強(qiáng)表示，“芯華章推出的創(chuàng)新雙模驗(yàn)證系統(tǒng)HuaPro P2E，專門針對(duì)解決大規(guī)模的系統(tǒng)級(jí)復(fù)雜驗(yàn)證需求設(shè)計(jì)，提供了卓越的軟硬協(xié)同驗(yàn)證能力，特別是能夠滿足不斷加快的驗(yàn)證周期需求。隨著曦智不斷加速在光電混合領(lǐng)域的前沿研究，我們?cè)敢夂托救A章繼續(xù)合作部署國(guó)產(chǎn)EDA工具，共同提升復(fù)雜計(jì)算處理能力，提高前沿芯片研發(fā)效能?！?/p>

芯華章研發(fā)副總裁陳蘭兵表示，“面向自動(dòng)化和智能化的目標(biāo)，我們致力于以融合、可拓展的設(shè)計(jì)流程，減少用戶人工投入、縮短芯片驗(yàn)證周期。相比傳統(tǒng)的原型驗(yàn)證工具，HuaPro P2E基于統(tǒng)一的硬件、軟件工具，高效集成原型驗(yàn)證和硬件仿真雙模式，提供兼具靈活與效率的敏捷驗(yàn)證方案，為CPU、GPU、AI、HPC等大規(guī)模芯片開發(fā)，提供大容量、高性能、調(diào)試能力強(qiáng)大的新—代智能硅前驗(yàn)證硬件系統(tǒng)?！?/p>

打破驗(yàn)證效率藩籬 敏捷驗(yàn)證賦能系統(tǒng)創(chuàng)新

隨著芯片的規(guī)模和復(fù)雜度越來越高，芯片驗(yàn)證的重要性與日俱增，不僅僅局限在滿足功能驗(yàn)證需求，也更多參與到設(shè)計(jì)、架構(gòu)、軟硬協(xié)同、功耗等方方面面的優(yōu)化探索中，在系統(tǒng)級(jí)創(chuàng)新及芯片敏捷開發(fā)中扮演更重要的角色。

發(fā)布會(huì)上，芯華章首席技術(shù)官傅勇表示，“面對(duì)系統(tǒng)級(jí)芯片開發(fā)挑戰(zhàn)，芯華章以技術(shù)為本、以客戶為導(dǎo)向，提出敏捷驗(yàn)證的解決方案，其核心是以低成本在各個(gè)芯片驗(yàn)證與測(cè)試環(huán)境中，進(jìn)行自動(dòng)化和智能化的快速迭代，并提早實(shí)現(xiàn)系統(tǒng)級(jí)驗(yàn)證，透過統(tǒng)一的數(shù)據(jù)庫(kù)和高效的調(diào)試分析，達(dá)成驗(yàn)證與測(cè)試目標(biāo)的高效收斂。”

秉承敏捷驗(yàn)證理念，芯華章HuaPro P2E打造從軟件、硬件到調(diào)試的整體解決方案，無(wú)縫集成芯華章昭曉Fusion Debug調(diào)試器，并借助自研的統(tǒng)一數(shù)據(jù)庫(kù)XEDB，讓跨模式調(diào)試無(wú)縫銜接切換，滿足從SoC到Chiplet的新一代復(fù)雜芯片設(shè)計(jì)需求，從整體上降低芯片開發(fā)的成本、風(fēng)險(xiǎn)和難度。

當(dāng)今時(shí)代，芯片支撐了工業(yè)、通信、醫(yī)療、交通等幾乎所有科技領(lǐng)域與應(yīng)用場(chǎng)景，是數(shù)字經(jīng)濟(jì)的發(fā)展基石。作為產(chǎn)業(yè)最上游的EDA企業(yè)，芯華章致力于提供先進(jìn)的數(shù)字前端EDA工具，以完整的數(shù)字驗(yàn)證全流程工具，為產(chǎn)業(yè)用戶打造敏捷驗(yàn)證方案，加速芯片設(shè)計(jì)中的算法創(chuàng)新和架構(gòu)創(chuàng)新，賦能系統(tǒng)級(jí)應(yīng)用開發(fā)，為數(shù)字經(jīng)濟(jì)高質(zhì)量發(fā)展強(qiáng)芯固基。