臺積電深度披露2nm、3nm技術演進

在昨天的 2023 年北美技術研討會上，臺積電披露了有關其即將在 2025 年至 2026 年及以后推出的 N2 2nm 生產節(jié)點計劃的更多詳細信息。臺積電的 N2 系列制造技術將擴展其他變化，包括具有背面供電功能的 N2P 和用于高性能計算的 N2X。在這些即將推出的 N2 代工藝節(jié)點之間，臺積電正在制定路線圖，以繼續(xù)其提高晶體管性能效率，優(yōu)化功耗和提高晶體管密度的不懈步伐。

N2 變得更密集

臺積電去年推出的初始 N2 制造工藝將成為代工廠第一個使用全能柵極（GAAFET）晶體管的節(jié)點，臺積電稱之為納米片晶體管。GAAFET 與當前的 FinFET 晶體管相比的優(yōu)勢包括更低的漏電流（因為通道的所有四個側面都存在柵極），以及能夠調整通道寬度以獲得更高的性能或更低的功耗。

臺積電在去年推出這項技術時表示，在相同的功率和復雜性下，它將使晶體管性能提高 10% 至 15%，或者在相同的時鐘和晶體管數量下將功耗降低 25% 至 30%。該公司還表示，N2 將提供比 N3E 高 15% 以上的「混合」芯片密度，這比去年宣布的 10% 的密度增加有所增多。

該公司表示，N2 技術開發(fā)正在按計劃進行，該節(jié)點將在 2025 年（可能是 2025 年下半年）進入大批量生產。該公司還表示，在進入 HVM 的兩年前，其 Nanosheet GAA 晶體管性能達到了其目標規(guī)格的 80% 以上，256Mb SRAM 測試 IC 的平均良率超過 50%。

「臺積電納米片技術展示了出色的電源效率和更低的 Vmin，最適合節(jié)能計算范式，」臺積電的一份聲明中寫道。

N2P 在 2026 年獲得背面供電

臺積電的 N2 系列將在 2026 年的某個時候發(fā)展，屆時該公司計劃推出其 N2P 制造技術。N2P 將為 N2 的 Nanosheet GAA 晶體管添加背面電源軌。

背面供電旨在通過將電源軌移動到背面來解耦 I/O 和電源線，從而解決諸如后端（BEOL）中電阻升高等挑戰(zhàn)。反過來，這將提高晶體管性能并降低其功耗。此外，背面供電消除了數據和電源連接之間的一些潛在干擾。

背面供電是一種創(chuàng)新，其重要性怎么強調都不為過。多年來，芯片制造商一直在與芯片供電電路中的阻力作斗爭，而后端供電網絡（PDN）是解決這些問題的另一種方法。此外，去耦 PDN 和數據連接也有助于縮小面積，因此與 N2 相比，N2P 有望進一步提高晶體管密度。

目前，臺積電尚未透露有關 N2P 的性能，功耗和面積（PPA）優(yōu)于 N2 的任何數字。但根據我們從行業(yè)消息來源聽到的消息，僅背面電源軌就可以帶來個位數的功率改進和兩位數的晶體管密度改進。

臺積電表示，N2P 有望在 2026 年投入生產，因此我們可以推測，第一批基于 N2P 的芯片將在 2027 年上市。這個時間表將使臺積電在后端電源方面落后競爭對手英特爾大約兩年，假設他們能夠在 2024 年按時交付自己的 20A 工藝。

N2X：更高的性能

除了可能成為臺積電 2nm 代工藝的主力軍的 N2P 之外，臺積電還在準備 N2X。這將是為高性能計算（HPC）應用量身定制的制造工藝，如高端 CPU，這些應用需要增加電壓和時鐘。該代工廠沒有概述該節(jié)點與 N2、N2P 和 N3X 相比的具體優(yōu)勢，但與所有性能增強型節(jié)點一樣，實際優(yōu)勢預計將在很大程度上取決于設計技術協同優(yōu)化（DTCO）的實踐程度。

除了發(fā)布一些 2nm 工藝節(jié)點計劃的新公告外，臺積電還在北美技術研討會上發(fā)布了其 2023 年 N3 系列工藝技術的進展和路線圖更新。作為臺積電的最后一代基于 FinFET 的工藝節(jié)點，N3 系列預計將在未來許多年內以某種形式保持存在，成為不需要更尖端的基于 GAAFET 工藝的客戶可用的最密集節(jié)點。

臺積電在 N3 方面的重大路線圖更新是 N3P 及其高性能變體 N3X。正如臺積電今天透露的那樣，N3P 將是 N3E 的光學縮小版，與 N3E 相比，提供增強的性能，更低的功耗和更高的晶體管密度，同時保持與 N3E 設計規(guī)則的兼容性。同時，N3X 將把極致性能與 3nm 級密度相結合，為高性能 CPU 和其他處理器提供更高的時鐘速度。

N3E：適合所有人的 3nm 按計劃進行

臺積電的 N3（3nm 級）工藝技術系列由多種變體組成，包括基準 N3（又名 N3B），降低成本的寬松 N3E，增強性能和芯片密度的 N3P，以及具有更高電壓容差的 N3X。去年，該公司還談到了晶體管密度最大化的 N3S，但今年該公司仍然對這個節(jié)點守口如瓶，在其幻燈片中沒有提到它。

臺積電的原版 N3 節(jié)點具有多達 25 個 EUV 層，臺積電在其中的一些上使用 EUV 雙圖案，以實現比 N5 更高的邏輯和 SRAM 晶體管密度。EUV 步驟通常很昂貴，而 EUV 雙重圖案化進一步推高了這些成本，這就是為什么這種制造工藝只被少數不關心所需高額費用的客戶使用的原因。

臺積電的大多數客戶對 3nm 級工藝感興趣，預計將使用寬松的 N3E 節(jié)點，據臺積電稱，該節(jié)點正在按計劃實現其性能目標。N3E 使用多達 19 個 EUV 層，完全不依賴 EUV 雙重圖案，降低了其復雜性和成本。代價是 N3E 提供的邏輯密度低于 N3，并且 SRAM 單元尺寸與臺積電的 N5 節(jié)點相同，因此對于那些追求密度/面積增益的客戶來說，它的吸引力較小?？傮w而言，N3E 承諾提供更寬的工藝窗口和更好的良率，這是芯片制造中的兩個關鍵指標。

「N3E 在良率，工藝復雜性方面將優(yōu)于 N3，這直接轉化為更寬的工藝窗口，」臺積電業(yè)務發(fā)展副總裁 Kevin Zhang 說。N3P：更高的性能，更高的晶體管密度

在 N3E 之后，臺積電將繼續(xù)使用 N3P 優(yōu)化 N3 系列的晶體管密度，N3P 將通過提供改進的晶體管特性建立在 N3E 的基礎上。改進的工藝節(jié)點將使芯片設計人員能夠在相同的泄漏下將性能提高 5%，或者在相同的時鐘下將功耗降低 5% ~ 10%。新節(jié)點還將為「混合」芯片設計增加 4% 的晶體管密度，臺積電將其定義為由 50% 邏輯、30% SRAM 和 20% 模擬電路組成的芯片。

作為 N3P 討論的一部分，臺積電強調，密度改進是通過調整其掃描儀的光學性能來實現的。因此，臺積電很可能能夠縮小所有類型的芯片結構，這將使 N3P 成為 SRAM 密集型設計的有吸引力的節(jié)點。

「N3P 是一種性能提升，它的性能提高了 5%，至少比 N5E 高 3%，」張解釋說。它還具有 2% 的光學收縮，使晶體管密度達到 1.04 倍。

由于 N3P 是 N3E 的光學收縮，它將保留 N3E 的設計規(guī)則，使芯片設計人員能夠在新節(jié)點上快速復用 N3E IP。因此，N3P 也有望成為臺積電最受歡迎的 N3 節(jié)點之一，預計 Cadence 和 Synopsys 等 IP 設計公司將為該工藝技術提供各種 IP，從而在此過程中獲得與現有 N3E 向前兼容的好處。臺積電表示，N3P 將于 2024 年下半年投入生產。

N3X：最高性能和密度

最后，對于 CPU 和 GPU 等高性能計算應用的開發(fā)人員，臺積電在過去幾代中一直提供其 X 系列高壓，以性能為中心的節(jié)點。正如在去年的活動中披露的那樣，N3 系列將獲得自己的 X 變體，其名稱恰如其分地命名為 N3X 節(jié)點。

與 N3E 相比，N3X 預計將提供至少 5% 的時鐘速度比 N3P 高。這是通過使節(jié)點更能耐受更高電壓來實現的，允許芯片設計人員提高時鐘速度以換取更高的整體泄漏。

臺積電聲稱 N3X 將支持（至少）1.2v 的電壓，這對于 3nm 級制造工藝來說是一個相當極端的電壓。反過來，泄漏成本是巨大的，臺積電預計，在更平衡的 N250P 節(jié)點上，漏電將增加 3%。這強調了為什么 N3X 實際上僅適用于 HPC 級處理器，并且芯片設計人員需要格外小心以控制其最強大（和耗電）的芯片。

至于晶體管密度，N3X 將提供與 N3P 相同的密度。臺積電尚未評論它是否還將保持與 N3P 和 N3E 的設計規(guī)則兼容性。

臺積電當前路線圖中的最后一個 N3 系列節(jié)點，該公司表示 N3X 將在 2025 年投入生產。

在會上，臺積電還披露了 TSMC 3DFabric 先進封裝和硅堆疊——TSMC 3DFabric 系統(tǒng)集成技術的主要新發(fā)展，當中包括：

• 先進封裝——為了支持 HPC 應用在單個封裝中容納更多處理器和內存的需求，臺積電正在開發(fā)基板上晶圓上芯片 (CoWoS) 解決方案，其光罩尺寸高達 6 倍（~5,000mm2）RDL 中介層，能夠容納 12 個 HBM 內存堆棧。

• 3D 芯片堆疊——臺積電宣布推出 SoIC-P，這是其集成芯片系統(tǒng) (SoIC) 解決方案的微凸塊版本，為 3D 芯片堆疊提供了一種經濟高效的方式。SoIC-P 補充了 TSMC 現有的用于高性能計算 (HPC) 應用的無擾動解決方案，這些解決方案現在稱為 SoIC-X。

• 設計支持——TSMC 推出了 3Dblox? 1.5，這是其開放標準設計語言的最新版本，旨在降低 3D IC 設計的門檻。3Dblox? 1.5 添加了自動凸點合成，幫助設計人員處理具有數千個凸點的大型芯片的復雜性，并有可能將設計時間縮短數月。

以及使用 N4PRF 突破 CMOS 射頻技術的極限——除了 2021 年宣布的 N6RF 技術，臺積電還在開發(fā) N4PRF，這是業(yè)界最先進的 CMOS 射頻技術，適用于 WiFi 7 射頻片上系統(tǒng)等數字密集型射頻應用。與 N6RF 相比，N4PRF 在相同速度下支持高 1.77 倍的邏輯密度和低 45% 的邏輯功耗。

臺積電還表示，今年將發(fā)布新軟件，以幫助開發(fā)先進汽車計算機芯片的客戶更快地利用其最新技術。

臺積電是全球最大的半導體合約制造商。恩智浦半導體和意法半導體等許多汽車行業(yè)最大的芯片供應商都選擇臺積電制造芯片。但與消費電子產品中的芯片相比，汽車芯片必須滿足更高的堅固性和壽命標準。臺積電擁有用于汽車行業(yè)的特殊制造工藝，通常比消費類芯片的類似工藝晚幾年。

過去，汽車芯片公司需要額外的時間來為那些專門的生產線創(chuàng)建芯片設計。結果是汽車芯片可能比最新智能手機中的芯片落后數年。在技術大會上，臺積電推出了新軟件，使汽車芯片設計人員能夠提前兩年左右開始設計工作。這將使這些公司能夠使用臺積電 N3 芯片制造技術的汽車版本——這是消費設備的當前技術水平——一旦臺積電在 2025 年推出汽車級版本。

「從歷史上看，汽車一直遠遠落后于消費者，」臺積電業(yè)務發(fā)展副總裁 Kevin Zhang 在新聞發(fā)布會上表示。「那是過去。這使我們的汽車客戶能夠更早地開始他們的設計——事實上，比之前早了兩年。」

Zhang 說，在新冠疫情和隨之而來的汽車半導體短缺之前，汽車制造商通常將重要的芯片技術決策留給供應商。但現在，這些供應商和汽車制造商經常與臺積電直接討論?！杆麄兂浞忠庾R到他們需要直接接觸硅技術選擇，」Zhang 說?！冈谶^去的幾年里，我親自會見了許多主要的汽車業(yè)首席執(zhí)行官... 我們在前期與他們密切合作。」