三星Exynos 2500芯片試產(chǎn)失敗：3nm GAA工藝仍存缺陷

最新報道，三星的3nm GAA生產(chǎn)工藝存在問題，原計劃搭載于Galaxy S25/S25+手機的Exynos 2500芯片在生產(chǎn)過程中被發(fā)現(xiàn)存在嚴(yán)重缺陷，導(dǎo)致良品率直接跌至0%。

報道詳細(xì)指出，由于Exynos 2500芯片在3nm工藝下的生產(chǎn)質(zhì)量問題，未能通過三星內(nèi)部的質(zhì)量檢測。這不僅影響了Galaxy S25系列手機的生產(chǎn)計劃，還導(dǎo)致原定于后續(xù)推出的Galaxy Watch 7的芯片組也無法如期進入量產(chǎn)階段。

值得關(guān)注的是，Exynos 2500原計劃沿用上一代的10核CPU架構(gòu)，升級之處在于將采用全新的Cortex-X5以及Cortex-A730內(nèi)核，相較于Exynos 2400所采用的Cortex-X4與Cortex-A720內(nèi)核，性能預(yù)計將有顯著提升。至于低功耗核心，新舊兩代芯片都將使用相同的Cortex-A520，但具體頻率尚未透露。

然而遺憾的是，Cortex-X5和Cortex-X4的時鐘頻率差異微乎其微，測試頻率在3.20GHz和3.30GHz之間。最終，Exynos 2500的時鐘頻率提升可能僅為100MHz，甚至可能根本沒有任何提升。

目前，由于Exynos 2500芯片的試產(chǎn)失敗，三星已經(jīng)被迫推遲了大規(guī)模生產(chǎn)的計劃。這一事件對于三星來說無疑是一次重大的挫敗，尤其是在其與臺積電在半導(dǎo)體工藝制程領(lǐng)域的競爭日益激烈的情況下。目前尚不清楚三星是否有能力及時解決這個良率問題。

事實上，三星的3nm工藝技術(shù)在業(yè)界被視為一項重大突破。相比臺積電在2nm工藝制程上才會轉(zhuǎn)向GAA晶體管的路線策略，三星在第一代3nm工藝上就采用了GAA晶體管技術(shù)，而且是MBCFET多橋通道場效應(yīng)晶體管，被稱為SF3E，也就是3GAE工藝。

這種技術(shù)采用了更寬通的納米片，與采用窄通道納米線的GAA技術(shù)相比能提供更高的性能和能耗比。此外，GAA的設(shè)計靈活性對設(shè)計技術(shù)協(xié)同優(yōu)化（DTCO）非常有利，有助于實現(xiàn)更好的PPA優(yōu)勢。

據(jù)稱，與三星5nm工藝相比，第一代3nm工藝可以使功耗降低45%，性能提升23%，芯片面積減少16%；而未來第二代3nm工藝則使功耗降低50%，性能提升30%，芯片面積減少35%。

然而，盡管技術(shù)上取得了一定的突破，但三星在試產(chǎn)階段卻遭遇了良品率的問題。這不僅讓業(yè)界對其3nm工藝技術(shù)的成熟度產(chǎn)生了質(zhì)疑，也讓人們對三星在半導(dǎo)體領(lǐng)域的競爭前景感到擔(dān)憂。畢竟，對于一家以技術(shù)為驅(qū)動的公司來說，芯片良品率的問題可能會對其市場份額和聲譽造成重大影響。

三星在芯片制程方面的挫折，不僅影響了其晶圓代工業(yè)務(wù)，也對其存儲器和手機業(yè)務(wù)造成了負(fù)面影響 —— 三星在DRAM制程方面也遇到了瓶頸，拿著EUV設(shè)備卻干不過美光的DUV設(shè)備，密度和成本都處于劣勢。

反觀臺積電，其在先進制程的步伐非常穩(wěn)健。2022年12月29日，臺積電布3nm芯片即日起開始量產(chǎn)；2023年以來，基于臺積電3nm制程工藝的芯片已陸續(xù)發(fā)布，如聯(lián)發(fā)科天璣9400芯片、蘋果A17 Pro等。

臺積電明年的3nm NTO芯片設(shè)計定案（New Tape-Outs，NTOs）數(shù)量激增，除了傳統(tǒng)客戶聯(lián)發(fā)科、AMD、英偉達(dá)、英特爾、高通外，特斯拉也確認(rèn)加入N3P客戶名單，預(yù)計將以此生產(chǎn)次世代FSD智駕芯片。

三星3nm制程工藝的芯片在量產(chǎn)商用上仍遙遙無期，這意味著該領(lǐng)域?qū)⒃谝欢螘r期內(nèi)被臺積電壟斷，其中的利潤不用多說：臺積電方面表示2023年第四季度的營收得益于3nm工藝產(chǎn)量的持續(xù)強勁增長，并且僅僅兩個季度就為臺積電貢獻(xiàn)了29.43億美元。

雖然臺積電3nm工藝是基于舊技術(shù)路線，但根據(jù)臺積電的數(shù)據(jù)，與5nm工藝相比，N3E可以在相同頻率下降低32%的功耗，或者在相同功耗下提高18%的性能；而相較于N3E，N3P則可以在相同功耗下提高5%的性能，或者在相同頻率下降低5%~10%的功耗，還可以將晶體管密度提高4%，達(dá)到1.7倍于5nm工藝的水平。