2.5D EDA工具中還缺少什么？

2.5D 設(shè)計的 EDA 工具鏈中存在的缺陷限制了這種先進封裝方法的應(yīng)用，目前這種方法主要局限于高性能計算領(lǐng)域。然而，隨著芯片行業(yè)其他部分開始向高級封裝和芯片組件邁進，EDA 行業(yè)正開始調(diào)整發(fā)展方向。

所有新技術(shù)都有學(xué)習(xí)期，2.5D 先進封裝技術(shù)當(dāng)然也不例外。盡管這種封裝方法的潛力很明顯——具有比視網(wǎng)膜尺寸的 SoC 更多的功能、更低的功耗和更高的性能，但 EDA 行業(yè)對這個市場的態(tài)度相當(dāng)謹慎。直到最近，眾多封裝方案中哪一個能夠獲得足夠的市場份額以支持投資還不清楚。然而，隨著金融市場預(yù)計高帶寬內(nèi)存（HBM）的應(yīng)用規(guī)模更大，而 2.5D 技術(shù)的進展催生出了第一個概念驗證，市場形勢已有積極變化。

要實現(xiàn) 2.5D 技術(shù)的廣泛應(yīng)用，仍需進行大量的優(yōu)化和自動化工作，關(guān)于多種可能的解決方案中哪個會勝出的問題仍有待解決。然而，在標(biāo)準(zhǔn)逐步發(fā)布和行業(yè)持續(xù)推進該封裝技術(shù)的過程中，相關(guān)工具需要比現(xiàn)在更高效、更優(yōu)雅地應(yīng)對一系列挑戰(zhàn)。

接口

2.5D 集成帶來了一個之前不存在的連接類型，這是最大的挑戰(zhàn)之一，但也是一個機遇。盡管之前的設(shè)計擁有相同的片上連接，但 2.5D 采用中介進行連接。從這個角度看，它們很像 PCB（印刷電路板），但連接密度更接近于最先進的平面芯片。

Cadence 自定義 IC 與 PCB 組的產(chǎn)品管理團隊主管 John Park 表示，「當(dāng)你開始制作獨立的芯片組件并為 UCIe 插入 PHY 時，你就會面臨信號完整性的經(jīng)典問題。當(dāng)通過一個中間層或橋接器將這個芯片組件上的 UCIe 接口連接到另一個 UCIe 接口時，是否符合要求？抖動有多大？線路上的噪聲是否過多導(dǎo)致我的接收眼縮??？在芯片設(shè)計端和系統(tǒng)端所做的處理正在逐漸匯聚。系統(tǒng)端已經(jīng)有超過 30 年處理信號完整性的經(jīng)驗，并且我們具有先進的三維電磁場求解器，允許你對其進行建模。對于數(shù)字芯片設(shè)計師來說，這個概念可能有些新穎?！?/p>

如今，集成電路設(shè)計師使用的工具更像是電路板工具，但隨著時間推移，這將更像是芯片級問題。Ansys 的產(chǎn)品營銷總監(jiān) Marc Swinnen 表示：「現(xiàn)在的通信仍然非常類似于 PCB，它是粗粒度的。業(yè)界正朝著更細微的顆粒度發(fā)展，我們看到芯片組件連接從 C4 凸點變?yōu)槲⑼裹c，再到混合鍵合，互連密度也越來越高。隨著更細的顆粒度和 3D 架構(gòu)，你可以考慮功能模塊與其他模塊的通信。從理論上講，它可以發(fā)展得更遠，但使用現(xiàn)有的工具進行設(shè)計和布局實在太困難了?！?/p>

這里存在一個學(xué)習(xí)周期，涉及到插座材料和設(shè)計以及相關(guān)通信標(biāo)準(zhǔn)的發(fā)展。Eliyan 的首席執(zhí)行官兼聯(lián)合創(chuàng)始人 Ramin Farjadrad 表示：「UCIe 有兩個版本，分別是先進封裝和標(biāo)準(zhǔn)封裝。對于先進封裝，導(dǎo)線距離是 2 毫米；但對于標(biāo)準(zhǔn)封裝，距離是 20 至 25 毫米。如果要獲得最高的帶寬，使用標(biāo)準(zhǔn)封裝要比使用先進封裝困難得多。在先進封裝中，使用基本的 SerDes 就可以達到 32Gbps。不用擔(dān)心串?dāng)_或通道返回損耗。由于導(dǎo)線密度很大，你可以在導(dǎo)線屏內(nèi)放置高速導(dǎo)線，不需要額外的過孔。而在標(biāo)準(zhǔn)封裝中，必須使用過孔，這會導(dǎo)致串?dāng)_和反射?！?/p>

盡管看似一切都傾向于支持先進封裝，但實際情況并非如此簡單。Farjadrad 補充說：「雖然線密度可能比高級基板低 5 到 6 倍，但這意味著線的截面厚度可以增加 5 到 6 倍。這使得對于相同的導(dǎo)線，電阻減少了 30 倍，從而可以實現(xiàn)更長距離的傳輸。這是在高速與低電阻之間取得的平衡折中?！?/p>

UCIe 先進封裝依賴于其非常短的傳輸距離。西門子數(shù)字工業(yè)軟件高級封裝解決方案總監(jiān) Tony Mastroianni 表示：「因此，你不需要使用很多長距離 SerDes 中的先進均衡技術(shù)。這導(dǎo)致它們體積更小、功耗更低。它們是理想的發(fā)射器和接收器，因此可以避免封裝中的布線通道產(chǎn)生失真問題。你確實需要仔細布置這些走線，并處理間距和屏蔽問題，以確保不會因芯片間的非理想布線而損失性能。大多數(shù)現(xiàn)有的 PHY 設(shè)計是利用它們的短距離特性。這會產(chǎn)生一個問題，因為你只能在一個芯片上放置少量的 HBM 內(nèi)存。你不能把它們放得離一個小芯片太遠，因為這些 PHY 并不是為此而設(shè)計的?！?/p>

其他工具需要進行重大升級。Fraunhofer IIS/EAS 高效電子部門主管 Andy Heinig 表示：「3D 系統(tǒng)在系統(tǒng)的不同部分包含龐大的電源傳輸網(wǎng)絡(luò)。芯片上有網(wǎng)格，芯片間有銅柱或者混合鍵合墊，系統(tǒng)外部還有其他元素——通常是封裝基板。整個電源網(wǎng)絡(luò)是一個非常復(fù)雜的結(jié)構(gòu)，包含數(shù)百萬個設(shè)計元素，大小也各不相同。芯片上的設(shè)計元素在幾十微米的范圍內(nèi)，而封裝上的結(jié)構(gòu)最大可以達到幾毫米。對于 3D 求解器來說，這種多層次問題通常很難解決，但為了驗證電源網(wǎng)絡(luò)，還是有必要對整個電網(wǎng)進行模擬?！?/p>

電源問題更像是集成電路工具而不是印刷電路板工具。西門子數(shù)字產(chǎn)業(yè)軟件高級封裝方案總監(jiān) Mastroianni 說：「電源通常從底層晶體管提供并向上傳遞，盡管相關(guān)工具可以提供幫助，但仍需對其進行管理。在 3D 設(shè)計中，整個設(shè)備將使用數(shù)百萬或數(shù)千萬個混合鍵合填充。相較于傳統(tǒng)芯片預(yù)先設(shè)計電源和地網(wǎng)絡(luò)，你只需在整個芯片上配置一個統(tǒng)一網(wǎng)格來管理電源。布局與尋路工具將決定哪些觸點用于電源傳輸?！?/p>

變異問題

隨著系統(tǒng)向 2.5D 和 3D 的發(fā)展，芯片上的變異（OCV）問題愈發(fā)顯著。Mastroianni 表示：「時序閉環(huán)和 OCV 成為了巨大挑戰(zhàn)。由于不再依賴單一晶圓，工藝變異將極度加劇。若微芯片模組采用不同工藝制造，它們之間將失去關(guān)聯(lián)。對于單一晶體管，你依賴于其內(nèi)部的關(guān)聯(lián)性；然而在采用不同技術(shù)、供應(yīng)商和晶圓時，這種關(guān)聯(lián)性會消失。」

不僅僅是工藝變化需要關(guān)注，溫度變化也是。Ansys 的 Swinnen 表示：「溫度波動會導(dǎo)致超過靜態(tài)時序分析最小/最大溫度范圍的重大設(shè)備行為變化。機械應(yīng)力對半導(dǎo)體器件的電氣參數(shù)有很大影響。實際上，許多工藝有意識地在制造晶體管時引入機械應(yīng)力來影響其特性。目前仍在開發(fā)將機械結(jié)果轉(zhuǎn)變?yōu)殡姎庥绊懙慕鉀Q方案。此外，有些人正關(guān)注將光子學(xué)集成到封裝中，但光子學(xué)電路對溫度非常敏感，哪怕微小變化也可能導(dǎo)致參數(shù)失效?！?/p>

角落問題可能會相互影響。Cadence 的 Park 表示：「要解決時序問題，必須考慮多個方面，如工藝、電源和熱管理。隨著這些問題逐漸疊加，問題的復(fù)雜性也在增加。如何解決？我們已經(jīng)有一些削弱角落問題的技術(shù)。當(dāng)我們應(yīng)用 3D 堆疊和混合鍵合時，業(yè)界希望看到相似的工藝、接近的節(jié)點以及類似的時序性能，從而實現(xiàn)更易于管理的方案?！?/p>

在過去，我們通過增加裕度來應(yīng)對變異問題。Mastroianni 表示：「如果試圖解決所有的工藝變異和性能問題，過多的裕度會讓設(shè)計變得異常復(fù)雜。因此，我們需要在模件之間設(shè)置接口，從根本上實現(xiàn)高速同步。這可以解耦這些變異并在兩個模件之間實現(xiàn)高度同步的高速接口?！?/p>

工具的發(fā)展

EDA 行業(yè)正努力解決這些及其他問題。新思科技解決方案集團硬件工程高級經(jīng)理 Kent Stahn 表示：「在該領(lǐng)域中，有一些以封裝為中心的工具正試圖解決所有問題。同時，一些源自硅領(lǐng)域的工具也在不斷發(fā)展以應(yīng)對未來，例如 RDL 扇出封裝等。從布局角度來看，這些工具正在不斷進步。接下來是分析部分，我們看到分析工具與布局工具之間的整合變得越來越出色?！?/p>

然而，仍有許多工作要完成。Park 表示：「當(dāng)前絕大部分工具都是封裝設(shè)計工具的延伸。75% 以上的硅間隔器都是采用過去幾十年在印刷電路板和層壓封裝領(lǐng)域修改過的工具制作的。這些工具在電源方面進行了調(diào)整。我們需要一個不同的電源路由器，所以我們加了這個功能。然而，當(dāng)我進行層壓封裝時，就沒有正式的 DRC 或 LVS。他們運行某些 CAM 工具，確保沒有間距違規(guī)和銳角問題，但這種方法相當(dāng)非正式。我們并非以這種方式制造晶片。我們采用非常正式的 DRC 和 LVS 流程，確保所產(chǎn)出的成果整潔且可生產(chǎn)?！?/p>

簽出過程已深入融合至芯片開發(fā)方法中。Swinnen 提問：「人們?yōu)楹稳绱诵刨嚭灣霏h(huán)節(jié)？當(dāng) 3 納米技術(shù)問世時，沒有人擁有豐富經(jīng)驗，3D 互連器同樣如此。大家都承認，目前求解器的實際應(yīng)用尚不多見。你需要一個在過去已展現(xiàn)出能妥善處理意外情況的求解器，它具備良好的適應(yīng)性、廣泛的應(yīng)用范圍和足夠的精確度。這也是為什么人們在簽出環(huán)節(jié)如此保守且不愿改變的原因之一。他們希望求解器能正確可靠地應(yīng)對各種問題。

關(guān)鍵的升級需求之一是分析電阻 R 和電容 C 以外的因素。新思科技的 Stahn 表示：「芯片設(shè)計師往往忽略電感 L，而它實際上十分重要。這就是為什么封裝設(shè)計師、芯片設(shè)計師和印刷電路板設(shè)計師需要聯(lián)合起來，多個學(xué)科共同協(xié)作。有一些不同工具供選擇，例如可以集成到布局工具中的工具，或者單獨用于信號完整性分析的工具。只要芯片設(shè)計師開始關(guān)注電感 L 并改變他們的思維方式，這是完全可行的。對于傳統(tǒng)的硅提取工具，他們也必須開始關(guān)注這方面。因為隨著中繼器尺寸增大、電路長度加長、速度提高，它們與波長或波長的十分之一變得越來越接近。我們必須要考慮這方面，否則將面臨信號完整性問題?！?/p>

與過去相比，架構(gòu)師需要更多的幫助?！该總€人都需要系統(tǒng)規(guī)劃師，」Park 表示，「設(shè)計的不僅僅是單個芯片，而是三個集成芯片。從更高層次來看，你需要一個系統(tǒng)規(guī)劃師來整合這些芯片元件，優(yōu)化它們的放置位置，關(guān)注熱設(shè)計和電源傳輸，并據(jù)此創(chuàng)建優(yōu)化的 3D 平面圖。然后你可以使用一個工具設(shè)計數(shù)字芯片元件，使用另一個工具設(shè)計模擬芯片元件，最后進行封裝。從工具角度來看，系統(tǒng)級規(guī)劃已經(jīng)取得了很大的進步，但我們僅僅在擴展它們的數(shù)據(jù)庫并增加新功能?！?/p>

最大的改變可能是組織層面的。Mastroianni 說道：「過去，封裝設(shè)計師從未與架構(gòu)師進行過交流。而現(xiàn)在必須要有這種交流。會選擇哪種實施技術(shù)？將如何處理熱問題？采用哪種封裝技術(shù)？是硅基中繼代表還是有機中繼代表？因為存在無限多種場景，所以需要盡早進行分析。如何將系統(tǒng)或子系統(tǒng)拆分成眾多芯片組？在架構(gòu)分解層面，你至少需要考慮應(yīng)力分析。當(dāng)開始進行物理設(shè)計時，封裝設(shè)計師需要與芯片設(shè)計師一起完成 I/O 規(guī)劃。此外，還要考慮測試方法，測試工程師需與封裝工程師合作，探討芯片組中采用哪些測試策略，以及如何在封裝中連接它們?！?/p>

結(jié)論

EDA 公司已經(jīng)對現(xiàn)有工具作出了改進，以實現(xiàn)和驗證 2.5D 系統(tǒng)。然而，這些工具可能不足以使 2.5D 集成成為主流，原因在于工具與設(shè)計團隊的結(jié)構(gòu)組織未必完全契合。盡管最優(yōu)的組織結(jié)構(gòu)尚無定論，但最終他們需要共同努力并進行協(xié)作。問題通常隱藏在細微處，而根據(jù)當(dāng)今的方法論，存在許多隱患和未知因素，導(dǎo)致潛在災(zāi)難隨時可能發(fā)生。